DE102006002473A1

DE102006002473A1 - Belastungszykluskorrektor

Info

Publication number: DE102006002473A1
Application number: DE102006002473A
Authority: DE
Inventors: Joonho Kim; Jung Pill Kim; Alessandro Minzoni
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2005-02-01
Filing date: 2006-01-18
Publication date: 2006-08-10
Anticipated expiration: 2026-01-19
Also published as: US7221204B2; CN1870430A; CN1870430B; DE102006002473B4; US20060170474A1

Abstract

Ein Belastungszykluskorrektor, der eine erste Schaltung und eine zweite Schaltung aufweist. Die erste Schaltung ist konfiguriert, um ein Taktsignal und ein invertiertes Taktsignal zu empfangen und um ein Verzögerungssignal zu erhalten, das eine Zeitdifferenz zwischen Übergängen des Taktsignals und des invertierten Taktsignals angibt. Die zweite Schaltung ist konfiguriert, um das Taktsignal und das invertierte Taktsignal und das Verzögerungssignal zu empfangen und um das Taktsignal basierend auf dem Verzögerungssignal zu verzögern, um ein Ausgangstaktsignal zu liefern, das einen Belastungszyklus von im Wesentlichen 50% aufweist.

Description

Viele digitale Schaltungen empfangen ein Taktsignal, um wirksam zu sein. Ein Typ einer Schaltung, die ein Taktsignal empfängt, um wirksam zu sein, ist eine Speicherschaltung, wie beispielsweise ein dynamischer Direktzugriffsspeicher (DRAM = dynamic random access memory), ein synchroner dynamischer Direktzugriffsspeicher (SDRAM = synchronous dynamic random access memory) oder ein synchroner dynamischer Direktzugriffsspeicher mit doppelter Datenrate (DDR-SDRAM = double data rate synchronous dynamic random access memory). Bei einer Speicherschaltung, die bei hohen Frequenzen wirksam ist, ist es wichtig, ein Taktsignal aufzuweisen, das in etwa einen Belastungszyklus von 50% aufweist. Dies versieht die Speicherschaltung mit näherungsweise einer gleichen Menge an Zeit an der Hochpegelphase und der Niedrigpegelphase eines Taktzyklus zum Übertragen von Daten, wie beispielsweise einem Zwischenspeichern von Ansteigende-Flanke-Daten und einem Zwischenspeichern von Abfallende-Flanke-Daten in die und aus der Speicherschaltung.

Häufig wird ein Taktsignal durch einen Oszillator, wie beispielsweise einen Kristalloszillator, und eine Taktschaltungsanordnung geliefert. Der Oszillator und die Taktschaltungsanordnung liefern eventuell ein Taktsignal, das keinen Belastungszyklus von 50% aufweist. Beispielsweise kann das Taktsignal einen Belastungszyklus von 45% aufweisen, wobei die Hochpegelphase 45% eines Taktzyklus beträgt und die Niedrigpegelphase die verbleibenden 55% des Taktzyklus beträgt. Ein Belastungszykluskorrektor empfängt das Taktsignal und korrigiert oder verändert den Belastungszyklus des Taktsignals, um Taktsignale mit Übergängen zu liefern, die durch im Wesentlichen einen halben Taktzyklus getrennt sind.

Typischerweise verwenden analoge Belastungszykluskorrektoren viele Taktzyklen, um eine Belastungszykluskorrektur zu erreichen. Bei analogen Belastungszykluskorrektoren ist es ferner schwierig, akkumulierte Ladungen eine erweiterte Länge einer Zeit über zu halten. Zusätzlich werden selbst in einem Leistungseinsparungsmodus Taktsignale zu dem analogen Belastungszykluskorrektor geliefert, um die akkumulierten Ladungen zu aktualisieren. Somit bleibt der analoge Belastungszykluskorrektor selbst in einem Leistungseinsparungsmodus wirksam und Taktpuffer bleiben freigegeben bzw. aktiviert, was kontinuierlich Leistung verbraucht.

Aus diesen und anderen Gründen besteht ein Bedarf nach der vorliegenden Erfindung.

Es ist die Aufgabe der vorliegenden Erfindung, einen Belastungszykluskorrektor, eine Speicherschaltung, ein Verfahren zum Korrigieren eines Belastungszyklus und ein Verfahren zum Erhalten eines Taktsignals mit einem Belastungszyklus von 50% für eine Speicherschaltung mit verbesserten Charakteristika zu schaffen.

Diese Aufgabe wird durch einen Belastungszykluskorrektor gemäß Anspruch 1, Anspruch 7 und Anspruch 14, eine Speicherschaltung gemäß Anspruch 11 und ein Verfahren gemäß Anspruch 18, Anspruch 24 und Anspruch 28 gelöst.

Ein Aspekt der vorliegenden Erfindung sieht einen Belastungszykluskorrektor vor, der eine erste Schaltung und eine zweite Schaltung aufweist. Die erste Schaltung ist konfiguriert, um ein Taktsignal und ein invertiertes Taktsignal zu empfangen und um ein Verzögerungssignal zu erhalten, das eine Zeitdifferenz zwischen Übergängen des Taktsignals und des invertierten Taktsignals angibt. Die zweite Schaltung ist konfiguriert, um das Taktsignal und das invertierte Taktsignal und das Verzögerungssignal zu empfangen und das Taktsignal basierend auf dem Verzögerungssignal zu verzö gern, um ein Ausgangstaktsignal zu liefern, das einen Belastungszyklus von im Wesentlichen 50% aufweist.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
1 ein Blockdiagramm, das ein Ausführungsbeispiel eines elektronischen Systems gemäß der vorliegenden Erfindung darstellt;
2 ein Diagramm, das ein Ausführungsbeispiel eines Belastungszykluskorrektors gemäß der vorliegenden Erfindung darstellt;
3 ein Diagramm, das ein Ausführungsbeispiel einer Taktsignalverzögerungsschaltung darstellt;
4 ein Diagramm, das ein Ausführungsbeispiel einer Mischerschaltung darstellt; und
5 ein Zeitdiagramm, das den Betrieb des Belastungszykluskorrektors von 2 darstellt.
In der folgenden detaillierten Beschreibung wird Bezug auf die zugehörigen Zeichnungen genommen, die einen Teil derselben bilden und in denen durch eine Darstellung spezifische Ausführungsbeispiele gezeigt sind, in denen die Erfindung praktiziert werden kann. In dieser Hinsicht wird eine Richtungsterminologie, wie beispielsweise „oben", „unten", „vorne", „hinten", „vorauseilend", „nacheilend", etc. mit Bezug auf die Ausrichtung der beschriebenen Figur(en) verwendet. Weil Komponenten von Ausführungsbeispielen der vorliegenden Erfindung in einer Anzahl unterschiedlicher Ausrichtungen positioniert sein können, wird die Richtungsterminologie für Darstellungszwecke verwendet und ist in keiner Weise einschränkend. Es ist klar, dass andere Ausführungsbeispiele verwendet werden können, und strukturelle oder logische Veränderungen vorgenommen werden können, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Die folgende detaillierte Beschreibung ist deshalb nicht in einem einschränkenden Sinn aufzufassen und der Schutzbereich der vorliegenden Erfindung ist durch die beigefügten Ansprüche definiert.
1 ist ein Blockdiagramm, das ein Ausführungsbeispiel eines elektronischen Systems 20 gemäß der vorliegenden Erfindung darstellt. Das elektronische System 20 umfasst einen Host 22 und eine Speicherschaltung 24. Der Host 22 ist über einen Speicherkommunikationsweg 26 elektrisch mit der Speicherschaltung 24 verbunden. Der Host 22 kann irgendein geeigneter elektronischer Host sein, wie beispielsweise ein Computersystem, das einen Mikroprozessor oder eine Mikrosteuerung umfasst. Die Speicherschaltung kann irgendein geeigneter Speicher sein, wie beispielsweise ein Speicher, der ein Taktsignal benutzt, um wirksam zu sein. Bei einem Ausführungsbeispiel weist die Speicherschaltung 24 einen Direktzugriffsspeicher auf, wie beispielsweise einen dynamischen Direktzugriffsspeicher (DRAM), einen synchronen dynamischen Direktzugriffsspeicher (SDRAM) oder einen synchronen dynamischen Direktzugriffsspeicher mit doppelter Datenrate (DDR-SDRAM).
Die Speicherschaltung 24 umfasst einen Belastungszykluskorrektor 28, der ein Taktsignal CLK bei 30 und ein invertiertes Taktsignal bCLK bei 32 empfängt. Das Taktsignal CLK bei 30 ist die Inverse des invertierten Taktsignals bCLK bei 32. Bei einem Ausführungsbeispiel empfängt der Belastungszykluskorrektor 28 das Taktsignal CLK bei 30 und/oder das invertierte Taktsignal bCLK bei 32 über den Speicherkommunikationsweg 26. Bei anderen Ausführungsbeispielen empfängt der Belastungszykluskorrektor 28 das Taktsignal CLK bei 30 und/oder das invertierte Taktsignal bCLK bei 32 von irgendeiner geeigneten Vorrichtung, wie beispielsweise einer zweckgebundenen Taktschaltung, die innerhalb oder außerhalb der Speicherschaltung 24 gelegen ist.
Der Belastungszykluskorrektor 28 liefert Ausgangstaktsignale CLKOUT bei 34 und bCLKOUT bei 36. CLKOUT bei 34 ist ein Taktsignal, das einen Belastungszyklus von 50% aufweist, und bCLKOUT bei 36 ist ein Taktsignal, das einen Belastungszyklus von 50% aufweist. CLKOUT bei 34 ist die Inverse von bCLKOUT bei 36. Der Belastungszykluskorrektor 28 empfängt das Taktsignal CLK bei 30 und das invertierte Taktsignal bCLK bei 32, die eventuell keine Belastungszyklen von 50% aufweisen, und liefert die Ausgangstaktsignale CLKOUT bei 34 und bCLKOUT bei 36, die Belastungszyklen von im Wesentlichen 50% aufweisen. Die Speicherschaltung 24 empfängt die Ausgangstaktsignale CLKOUT bei 34 und bCLKOUT bei 36, um Daten in die und/oder aus der Speicherschaltung 24 zu übertragen.
2 ist ein Diagramm, das ein Ausführungsbeispiel eines Belastungszykluskorrektors 28 gemäß der vorliegenden Erfindung darstellt. Der Belastungszykluskorrektor 28 umfasst eine Mischschaltung 50 und eine Flankenausrichtungsschaltung bzw. Kantenausrichtungsschaltung 52. Die Mischschaltung 50 empfängt das Taktsignal CLK bei 54 und das inverse Taktsignal bCLK bei 56. Die Flankenausrichtungsschaltung 52 empfängt das Taktsignal CLK bei 54 und das inverse Taktsignal bCLK bei 56 und liefert ein Verzögerungssignal DLY an einem Kommunikationsweg 58. Die Mischschaltung 50 empfängt das Verzögerungssignal DLY über den Kommunikationsweg 58 und liefert Ausgangstaktsignale CLKOUT bei 60 und bCLKOUT bei 62. Das Ausgangstaktsignal CLKOUT bei 60 weist einen Belastungszyklus von im Wesentlichen 50% auf und das Ausgangstaktsignal bCLKOUT bei 62 weist einen Belastungszyklus von im Wesentlichen 50% auf. Ferner ist das Ausgangstaktsignal CLKOUT bei 60 die Inverse des Ausgangstaktsignals bCLKOUT bei 62.
Die Mischschaltung 50 umfasst eine Taktsignalverzögerungsschaltung 64, eine erste Mischerschaltung 66, eine zweite Mischerschaltung 68 und eine Taktsignalwiederherstellerschaltung 70. Die Taktsignalverzögerungsschaltung 64 ist elektrisch mit der zweiten Mischerschaltung 68 über einen Kommunikationsweg 72 gekoppelt. Die erste Mischerschaltung 66 ist elektrisch mit der Taktsignalwiederherstellerschaltung 70 über einen Kommunikationsweg 74 gekoppelt und die zweite Mischerschaltung 68 ist elektrisch mit der Taktsignalwiederherstellerschaltung 70 über einen Kommunikationsweg 76 gekoppelt.
Die Flankenausrichtungsschaltung 52 umfasst eine Invertiertes-Taktsignal-Verzögerungsschaltung 78, einen Phasendetektor (PD) 80 und eine Finit-Zustand-Maschine (FSM = finite state machine) 82. Die Invertiertes-Taktsignal-Verzögerungsschaltung 78 ist über einen Kommunikationsweg 84 elektrisch mit dem PD 80 gekoppelt. Der PD 80 ist über einen Kommunikationsweg 86 elektrisch mit der FSM 82 gekoppelt und die FSM 82 ist über einen Kommunikationsweg 58 elektrisch mit der Taktsignalverzögerungsschaltung 64 und der Invertiertes-Taktsignal-Verzögerungsschaltung 78 gekoppelt.
Die Invertiertes-Taktsignal-Verzögerungsschaltung 78 empfängt das invertierte Taktsignal bCLK bei 56 und das Verzögerungssignal DLY über den Kommunikationsweg 58 und liefert ein verzögertes, invertiertes Taktsignal bDCLK an dem Kommunikationsweg 84. Die Invertiertes-Taktsignal-Verzögerungsschaltung 78 verzögert das invertierte Taktsignal bCLK bei 56 basierend auf dem Verzögerungssignal DLY, um das verzögerte, invertierte Taktsignal bDCLK zu liefern. Bei einem Ausführungsbeispiel umfasst die Invertiertes-Taktsignal-Verzögerungsschaltung 78 eine Grobverzögerungsschaltung in Reihe mit einer Feinverzögerungsschaltung. Bei einem Ausführungsbeispiel umfasst die Invertiertes-Taktsignal-Verzögerungsschaltung 78 eine Verzögerungsschaltung vom Ausgangsauswahltyp, die irgendeine geeignete Anzahl auswählbarer Verzögerungen umfasst, wie beispielsweise sechzehn oder mehr Verzögerungsauswahlen.
Der PD 80 empfängt das Taktsignal CLK bei 54 und das verzögerte, invertierte Taktsignal bDCLK an dem Kommunikations weg 84 und liefert ein Phasensignal an dem Kommunikationsweg 86. Das Phasensignal gibt die Zeitverzögerung oder Zeitdifferenz zwischen der ansteigenden Flanke des Taktsignals CLK bei 54 und der ansteigenden Flanke des verzögerten, invertierten Taktsignals bDCLK an. Bei anderen Ausführungsbeispielen gibt der PD 80 die Verzögerung zwischen irgendwelchen geeigneten Flanken an, wie beispielsweise der abfallenden Flanke des Taktsignals CLK bei 54 und der abfallenden Flanke des verzögerten, invertierten Taktsignals bDCLK.
Die FSM 82 empfängt das Phasensignal an dem Kommunikationsweg 86 und liefert das Verzögerungssignal DLY an dem Kommunikationsweg 58. Das Verzögerungssignal DLY wählt die Zeitverzögerung für das invertierte Taktsignal bCLK bei 56 durch die Invertiertes-Taktsignal-Verzögerungsschaltung 78 aus, um das verzögerte, invertierte Taktsignal bDCLK an dem Kommunikationsweg 84 zu liefern. Die FSM 82 liefert das Verzögerungssignal DLY, das das invertierte Taktsignal bDCLK verzögert, um die ansteigende Flanke des invertierten Taktsignals bDCLK mit der ansteigenden Flanke des Taktsignals CLK bei 54 auszurichten. Bei anderen Ausführungsbeispielen liefert die FSM 82 ein Verzögerungssignal, um irgendwelche geeigneten Flanken des Taktsignals bei 54 und des verzögerten, invertierten Taktsignals bDCLK auszurichten.
Die Taktsignalverzögerungsschaltung 64 empfängt das Taktsignal CLK bei 54 und das Verzögerungssignal DLY über den Kommunikationsweg 58 und liefert das verzögerte Taktsignal DCLK an einem Kommunikationsweg 72. Die Taktsignalverzögerungsschaltung 64 verzögert das Taktsignal CLK bei 54 basierend auf dem Verzögerungssignal DLY, um das verzögerte Taktsignal DCLK an dem Kommunikationsweg 72 zu liefern. Bei einem Ausführungsbeispiel umfasst die Taktsignalverzögerungsschaltung 64 eine Grobverzögerungsschaltung in Reihe mit einer Feinverzögerungsschaltung. Bei einem Ausführungsbeispiel umfasst die Taktsignalverzögerungsschaltung 64 ei ne Verzögerung vom Ausgangsauswahltyp, die irgendeine geeignete Anzahl von auswählbaren Verzögerungen umfasst, wie beispielsweise sechzehn oder mehr Verzögerungsauswahlen. Bei einem Ausführungsbeispiel wird das Taktsignal CLK bei 54 durch die Taktsignalverzögerungsschaltung 64 um die gleiche Menge an Zeit verzögert wie das invertierte Taktsignal bCLK bei 56 durch die Invertiertes-Taktsignal-Verzögerungsschaltung 78 verzögert wird.
Die erste Mischerschaltung 66 umfasst einen Früh-Eingang E, einen Spät-Eingang L und einen Ausgang O. Der Früh-Eingang E und der Spät-Eingang L der ersten Mischerschaltung 66 empfangen das Taktsignal CLK bei 54. Die erste Mischerschaltung 66 liefert erste Pulse an dem Ausgang O an einem Kommunikationsweg 74. Jeder der ersten Pulse folgt einer ansteigenden Flanke des Taktsignals CLK bei 54. Die ersten Pulse sind periodische Pulse, derart, dass der Beginn eines der Pulse sich einen Taktzyklus von dem Beginn des Nächsten der ersten Pulse befindet.
Die zweite Mischerschaltung 68 umfasst einen Früh-Eingang E, einen Spät-Eingang L und einen Ausgang O. Der Früh-Eingang E der zweiten Mischerschaltung 68 empfängt das verzögerte Taktsignal DCLK an dem Kommunikationsweg 72. Der Spät-Eingang L der zweiten Mischerschaltung 68 empfängt das invertierte Taktsignal bCLK bei 56. Die zweite Mischerschaltung 68 mischt das empfangene verzögerte Taktsignal DCLK und das invertierte Taktsignal bCLK bei 56, um zweite Pulse an dem Ausgang O an einem Kommunikationsweg 76 zu liefern. Jeder der zweiten Pulse folgt einer ansteigenden Flanke des verzögerten Taktsignals DCLK und einer ansteigenden Flanke des invertierten Taktsignals bCLK bei 56. Die zweiten Pulse sind periodische Pulse, derart, dass der Beginn eines der zweiten Pulse sich einen Taktzyklus von dem Beginn des Nächsten der zweiten Pulse befindet. Ferner befindet sich der Beginn jedes der zweiten Pulse einen halben Taktzyklus von dem Beginn eines der ersten Pulse.
Die Taktsignalwiederherstellerschaltung 70 empfängt die ersten Pulse an dem Kommunikationsweg 74 und die zweiten Pulse an dem Kommunikationsweg 76. Die Taktsignalwiederherstellerschaltung 70 empfängt die ersten Pulse und liefert eine Flanke des Ausgangstaktsignals CLKOUT bei 60 und die inverse Flanke des invertierten Ausgangstaktsignals bCLKOUT bei 62 ansprechend auf den Beginn jedes der ersten Pulse. Die Taktsignalwiederherstellerschaltung 70 empfängt die zweiten Pulse und liefert die andere Flanke des Ausgangstaktsignals CLKOUT bei 60 und die andere Flanke des invertierten Ausgangstaktsignals bCLKOUT bei 62 ansprechend auf den Beginn jedes der zweiten Pulse. Da sich der Beginn eines der zweiten Pulse einen halben Taktzyklus von dem Beginn eines der ersten Pulse befindet, weist das Ausgangstaktsignal CLKOUT bei 60 einen Belastungszyklus von 50% auf und weist das invertierte Taktsignal bCLKOUT bei 62 einen Belastungszyklus von 50% auf.
In Betrieb empfängt die Invertiertes-Taktsignal-Verzögerungsschaltung 78 das invertierte Taktsignal bCLK bei 56 und das Verzögerungssignal DLY und liefert das verzögerte, invertierte Taktsignal bDCLK an dem Kommunikationsweg 84. Der PD 80 empfängt das Taktsignal CLK bei 54 und das verzögerte, invertierte Taktsignal bDCLK und liefert das Phasensignal an dem Kommunikationsweg 86. Die FSM 82 empfängt das Phasensignal an dem Kommunikationsweg 86 und liefert das Verzögerungssignal DLY, das an dem Kommunikationsweg 58 zu der Invertiertes-Taktsignal-Verzögerungsschaltung 78 rückgekoppelt wird.
Die Invertiertes-Taktsignal-Verzögerungsschaltung 78 empfängt das invertierte Taktsignal bCLK bei 56 und das neue Verzögerungssignal DLY und liefert ein eingestelltes, verzögertes, invertiertes Taktsignal bDCLK. Der PD 80 empfängt das Taktsignal CLK bei 54 und das eingestellte, verzögerte, invertierte Taktsignal bDCLK und liefert das Phasensignal an dem Kommunikationsweg 86. Die FSM 82 empfängt das Phasensignal an dem Kommunikationsweg 86 und liefert ein ande res Verzögerungssignal DLY, das an dem Kommunikationsweg 58 zu der Invertiertes-Taktsignal-Verzögerungsschaltung 78 rückgekoppelt wird. Der Prozess eines Veränderns des Verzögerungssignals geht weiter, bis sich die ansteigende Flanke des Taktsignals CLK bei 54 mit der ansteigenden Flanke des verzögerten, invertierten Taktsignals bDCLK ausrichtet. Das resultierende Verzögerungssignal wird zu der Taktsignalverzögerungsschaltung 64 über den Kommunikationsweg 58 geliefert.
Die Taktsignalverzögerungsschaltung 64 empfängt das Taktsignal CLK bei 54 und das Verzögerungssignal DLY und liefert das verzögerte Taktsignal DCLK an dem Kommunikationsweg 72. Um das verzögerte Taktsignal DCLK zu liefern, ist das Taktsignal CLK bei 54 um die gleiche Größe verzögert, um die das invertierte Taktsignal bCLK bei 56 verzögert ist, um das verzögerte, invertierte Taktsignal bDCLK zu liefern. Der Früh-Eingang E und der Spät-Eingang L der ersten Mischerschaltung 66 empfangen das Taktsignal CLK bei 54 und die erste Mischerschaltung 66 liefert die ersten Pulse an dem Ausgang O an dem Kommunikationsweg 74. Der Früh-Eingang E der zweiten Mischerschaltung 68 empfängt das verzögerte Taktsignal DCLK an dem Kommunikationsweg 72 und der Spät-Eingang L der zweiten Mischerschaltung 68 empfängt das invertierte Taktsignal bCLK bei 56. Die zweite Mischerschaltung 68 liefert zweite Pulse an dem Ausgang O an dem Kommunikationsweg 76. Der Beginn jedes der zweiten Pulse befindet sich einen halben Taktzyklus von dem Beginn eines der ersten Pulse. Die Taktsignalwiederherstellerschaltung 70 empfängt die ersten Pulse und die zweiten Pulse und liefert das Ausgangstaktsignal CLKOUT bei 60 und das invertierte Ausgangstaktsignal bCLKOUT bei 62. Das Ausgangstaktsignal CLKOUT bei 60 weist einen Belastungszyklus von 50% auf und das invertierte Ausgangstaktsignal bCLKOUT bei 62 weist einen Belastungszyklus von 50% auf.
3 ist ein Diagramm, das ein Ausführungsbeispiel der Taktsignalverzögerungsschaltung 64 darstellt. Die Taktsig nalverzögerungsschaltung 64 umfasst Verzögerungsabschnitte 100a–100n und eine Ausgangsschaltung 102. Der Verzögerungsabschnitt 100a umfasst einen ersten Inverter 104a, einen zweiten Inverter 106a und ein NAND-Gatter bzw. NICHT-UND-Gatter 108a. Der Verzögerungsabschnitt 100b umfasst einen ersten Inverter 104b, einen zweiten Inverter 106b und ein NAND-Gatter 108b. Jeder der Verzögerungsabschnitte 100c–100m ist dem Verzögerungsabschnitt 100a ähnlich. Der Verzögerungsabschnitt 100n umfasst einen Inverter 104n und ein NAND-Gatter 108n. Bei einem Ausführungsbeispiel ist n gleich sechzehn und die Taktsignalverzögerungsschaltung 64 umfasst sechzehn Verzögerungsabschnitte 100a–100n, um einen von sechzehn unterschiedlichen Verzögerungswerten zu liefern. Bei einem Ausführungsbeispiel ist die Invertiertes-Taktsignal-Verzögerungsschaltung 78 (in 2 gezeigt) der Taktsignalverzögerungsschaltung 64 ähnlich.
Der Ausgang des ersten Inverters 104a ist bei 110a elektrisch mit dem Eingang des zweiten Inverters 106a und einem Eingang des NAND-Gatters 108a gekoppelt. Der Ausgang des NAND-Gatters 108a ist bei 112a elektrisch mit einem Eingang der Ausgangsschaltung 102 gekoppelt. Der Ausgang des zweiten Inverters 106a ist bei 114a elektrisch mit dem Eingang des ersten Inverters 104b gekoppelt. Der Ausgang des ersten Inverters 104b ist bei 110b elektrisch mit dem Eingang des zweiten Inverters 106b und einem Eingang des NAND-Gatters 108b gekoppelt. Der Ausgang des NAND-Gatters 108b ist bei 112b elektrisch mit einem anderen Eingang der Ausgangsschaltung 102 gekoppelt. Der Ausgang des zweiten Inverters 106b ist bei 114b elektrisch mit dem nächsten Verzögerungsabschnitt 100c gekoppelt. Jeder der anderen Verzögerungsabschnitte 100c–100m ist ähnlich in Reihe und mit der Ausgangsschaltung 102 gekoppelt. Der Ausgang des Verzögerungsabschnitts 100m ist bei 114m elektrisch mit dem Eingang des Inverters 104n gekoppelt. Der Ausgang des Inverters 104n ist bei 110n elektrisch mit einem der Eingänge des NAND-Gatters 108n gekoppelt. Der Ausgang des NAND-Gatters 108n ist bei 112n elektrisch mit einem anderen Eingang der Ausgangsschaltung 102 gekoppelt.
Die Ausgangsschaltung 102 kann irgendeine geeignete Ausgangsschaltung sein, die ein Eingangssignal als das verzögerte Taktsignal bei 72 liefert. Bei einem Ausführungsbeispiel ist die Ausgangsschaltung 102 ein AND-Gatter bzw. UND-Gatter. Bei einem Ausführungsbeispiel ist die Ausgangsschaltung ein Multiplexer, der Auswahleingangssignale von der FSM 82 empfängt. Bei einem Ausführungsbeispiel kann die Ausgangsschaltung 102 irgendeine geeignete Ausgangsschaltung sein, die ein Eingangssignal als das verzögerte Taktsignal bei 72 zu dem Ausgang der Ausgangsschaltung 102 schaltet.
Die Taktsignalverzögerungsschaltung 64 empfängt Ausgangsfreigabesignale OUTEN1–OUTENn in dem Verzögerungssignal DLY von der FSM 82 (in 2 gezeigt) über den Kommunikationsweg 58. Die FSM 82 liefert ein Signal mit hohem logischen Pegel in den Ausgangsfreigabesignalen OUTEN1–OUTENn und die anderen Ausgangsfreigabesignale OUTEN1–OUTENn liegen bei niedrigen logischen Pegeln. Die niedrigen logischen Pegel liefern Ausgangssignale mit hohem logischen Pegel an den NAND-Gattern 108a–108n. Das eine Signal mit hohem logischen Pegel wählt eines der NAND-Gatter 108a–108n aus, um ein verzögertes Signal zu der Ausgangsschaltung 102 zu liefern, die das verzögerte Taktsignal DCLK bei 72 liefert.
In Betrieb empfängt der erste Inverter 104a das Taktsignal CLK bei 54 und liefert ein invertiertes Taktsignal zu dem zweiten Inverter 106a und dem NAND-Gatter 108a. Falls das Ausgangsfreigabesignal OUTEN1 bei einem hohen logischen Pegel liegt, liefert der Ausgang des NAND-Gatters 108a ein verzögertes Taktsignal zu der Ausgangsschaltung 102. Alle anderen NAND-Gatter 108b–108n empfangen Ausgangsfreigabesignale OUTEN2–OUTENn mit niedrigem logischen Pegel und liefern Signale mit hohem logischen Pegel zu der Ausgangsschaltung 102. Die Ausgangsschaltung 102 empfängt das ver zögerte Taktsignal von dem NAND-Gatter 108a und liefert das verzögerte Taktsignal DCLK bei 72, das das Taktsignal CLK ist, das durch einen Verzögerungsabschnitt, d.h. einen Inverter und ein NAND-Gatter, und die Ausgangsschaltung 102 verzögert ist. Falls die Ausgangsfreigabe OUTEN1 bei einem niedrigen logischen Pegel liegt, bleibt der Ausgang des NAND-Gatters 108a bei einem hohen logischen Pegel.
Der Ausgang des zweiten Inverters 106a liefert ein verzögertes Taktsignal zu dem ersten Inverter 104b, der ein verzögertes, invertiertes Taktsignal zu dem zweiten Inverter 106b und dem NAND-Gatter 108b liefert. Falls das Ausgangsfreigabesignal OUTEN2 bei einem hohen logischen Pegel liegt, liefert der Ausgang des NAND-Gatters 108b ein verzögertes Taktsignal zu der Ausgangsschaltung 102. Alle anderen NAND-Gatter 108a und 108c–108n empfangen Ausgangsfreigabesignale OUTEN1 und OUTEN3–OUTENn mit niedrigem logischen Pegel und liefern Signale mit hohen logischen Pegel zu der Ausgangsschaltung 102. Die Ausgangsschaltung 102 empfängt das verzögerte Taktsignal von dem NAND-Gatter 108b und liefert das verzögerte Taktsignal DCLK bei 72, das das Taktsignal CLK ist, das durch zwei Verzögerungsabschnitte, d.h. drei Inverter und ein NAND-Gatter, und die Ausgangsschaltung 102 verzögert ist. Falls die Ausgangsfreigabe OUTEN2 bei einem niedrigen logischen Pegel liegt, bleibt der Ausgang des NAND-Gatters 108b bei einem hohen logischen Pegel.
Der Ausgang des zweiten Inverters 106b liefert ein verzögertes Taktsignal zu dem nächsten Verzögerungsabschnitt 100c, der ähnlich dem Verzögerungsabschnitt 100a und dem Verzögerungsabschnitt 100b wirkt. Ferner wirkt jeder der Verzögerungsabschnitte 100d–100m ähnlich dem Verzögerungsabschnitt 100a und dem Verzögerungsabschnitt 100b. In dem Verzögerungsabschnitt 100n liefert der erste Inverter 104n ein verzögertes, invertiertes Taktsignal zu dem NAND-Gatter 108n. Falls das Ausgangsfreigabesignal OUTENn bei einem hohen logischen Pegel liegt, liefert der Ausgang des NAND- Gatters 108n ein verzögertes Taktsignal zu der Ausgangsschaltung 102. Alle anderen NAND-Gatter 108a–108m empfangen Ausgangsfreigabesignale OUTEN1-OUTENm mit niedrigem logischen Pegel und liefern Signale mit hohem logischen Pegel zu der Ausgangsschaltung 102. Die Ausgangsschaltung 102 empfängt das verzögerte Taktsignal von dem NAND-Gatter 108n und liefert das verzögerte Taktsignal DCLK bei 72, das das Taktsignal CLK ist, das durch n Verzögerungsabschnitte, d.h. (2·n) – 1 Inverter und ein NAND-Gatter, und die Ausgangsschaltung 102 verzögert ist. Die FSM 82 liefert das Verzögerungssignal DLY zu der Taktsignalverzögerungsschaltung 64, um eine der Verzögerungen über die Ausgangsfreigabesignale OUTEN1–OUTENn auszuwählen. Ein Ausgangsfreigabesignal OUTEN1–OUTENn mit hohem logischen Pegel wählt eines der NAND-Gatter 108a–108n aus, das ein verzögertes Taktsignal zu der Ausgangsschaltung 102 liefert, die das verzögerte Taktsignal DCLK bei 72 liefert. Bei einem Ausführungsbeispiel ist die Invertiertes-Taktsignal-Verzögerungsschaltung 78 der Taktsignalverzögerungsschaltung 64 ähnlich und empfängt das gleiche Verzögerungssignal DLY, um die gleiche Signalverzögerungszeit auszuwählen.
4 ist ein Diagramm, das ein Ausführungsbeispiel der zweiten Mischerschaltung 68 darstellt. Die zweite Mischerschaltung 68 umfasst einen Früh-p-Kanal-Metalloxidhalbleitertransistor (Früh-PMOS-Transistor; PMOS = p-channel metal oxide semiconductor) 150, einen Spät-PMOS-Transistor 152, einen Früh-n-Kanal-Metalloxidhalbleitertransistor (Früh-NMOS-Transistor; NMOS = n-channel metal oxide semiconductor) 154, einen Spät-NMOS-Transistor 156, einen Kondensator 158 und einen Inverter 160. Bei einem Ausführungsbeispiel ist die erste Mischerschaltung 66 (in 2 gezeigt) ähnlich der zweiten Mischerschaltung 68.
Eine Seite des Drain-Source-Wegs des Früh-PMOS-Transistors 105 ist elektrisch mit einer Leistung VCC bei 162 gekoppelt. Die andere Seite des Drain-Source-Wegs des Früh-PMOS-Transistors 150 ist bei 164 elektrisch mit einer Seite des Drain-Source-Wegs des Spät-PMOS-Transistors 152 gekoppelt. Die andere Seite des Drain-Source-Wegs des Spät-PMOS-Transistors 152 ist bei 166 elektrisch mit einer Seite des Drain-Source-Wegs des Früh-NMOS-Transistors 154, einer Seite des Drain-Source-Wegs des Spät-NMOS-Transistors 156, dem Kondensator 158 und dem Eingang des Inverters 160 gekoppelt. Die andere Seite des Drain-Source-Wegs des Früh-NMOS-Transistors 154, die andere Seite des Drain-Source-Wegs des Spät-NMOS-Transistors 156 und der Kondensator 158 sind elektrisch mit einer Referenz, wie beispielsweise Masse, bei 168 gekoppelt.
Das Gate des Früh-PMOS-Transistors 150 und das Gate des Früh-NMOS-Transistors 154 empfangen das verzögerte Taktsignal DCLK an dem Kommunikationsweg 72. Das Gate des Spät-PMOS-Transistors 152 und das Gate des Spät-NMOS-Transistors 156 empfangen das invertierte Taktsignal bCLK bei 56. Der Inverter 160 liefert zweite Pulse an dem Ausgang O an dem Kommunikationsweg 76.
Falls in Betrieb das verzögerte Taktsignal DCLK bei einem niedrigen Spannungspegel liegt, wird der Früh-PMOS-Transistor 150 eingeschaltet und wird der Früh-NMOS-Transistor 154 ausgeschaltet. Falls das invertierte Taktsignal bCLK bei einem niedrigen Spannungspegel liegt, wird der Spät-PMOS-Transistor 152 eingeschaltet und wird der Spät-NMOS-Transistor 156 ausgeschaltet. Wenn der Früh-PMOS-Transistor 150 und der Spät-PMOS-Transistor 152 eingeschaltet sind und der Früh-NMOS-Transistor 154 und der Spät-NMOS-Transistor 156 ausgeschaltet sind, lädt sich der Kondensator 158 auf den hohen Spannungspegel der Leistung VCC. Der Ausgang O des Inverters 160 liegt bei einem niedrigen logischen Pegel.
Falls das verzögerte Taktsignal DCLK von einem niedrigen Spannungspegel zu einem hohen Spannungspegel übergeht, schaltet sich der Früh-PMOS-Transistor 150 aus, um ein Laden des Kondensators 158 zu beenden, und schaltet sich der Früh-NMOS-Transistor 154 ein, um ein Entladen des Kondensators 158 zu beginnen. Der Kondensator 158 entlädt sich mit einer Entladungsrate S von dem hohen Spannungspegel der Leistung VCC zu einem niedrigen Spannungspegel hin. Die Spannung an dem Kondensator 158 bleibt über der Eingangsschwellenspannung des Inverters 160 und der Ausgang O des Inverters 158 bleibt bei einem niedrigen Spannungspegel.
Falls das invertierte Taktsignal bCLK von einem niedrigen Spannungspegel zu einem hohen Spannungspegel übergeht, schaltet sich der Spät-PMOS-Transistor 152 aus und schaltet sich der Spät-NMOS-Transistor 156 ein, um den Kondensator 158 zu entladen. Wenn der Früh-NMOS-Transistor 154 und der Spät-NMOS-Transistor 156 eingeschaltet sind, entlädt sich der Kondensator 158 mit zweimal der Entladungsrate S. Wenn die Spannung an dem Kondensator 158 unter die Eingangsschwellenspannung des Inverters 160 übergeht, geht der Ausgang O des Inverters 160 zu einem hohen logischen Pegel über, was der Beginn eines zweiten Pulses von der zweiten Mischerschaltung 68 ist.
Der Kondensator 158 entlädt sich weiter, bis das verzögerte Taktsignal DCLK zu einem niedrigen Spannungspegel übergeht und das invertierte Taktsignal bCLK zu einem niedrigen Spannungspegel übergeht. Wenn das verzögerte Taktsignal DCLK zu einem niedrigen Spannungspegel übergeht, schaltet sich der Früh-PMOS-Transistor 150 ein und schaltet sich der Früh-NMOS-Transistor 154 aus, um das Entladen des Kondensators 158 über den Früh-NMOS-Transistor 154 zu beenden. Wenn das invertierte Taktsignal bCLK zu einem niedrigen Spannungspegel übergeht, schaltet sich der Spät-PMOS-Transistor 152 ein und schaltet sich der Spät-NMOS-Transistor 156 aus, um das Entladen des Kondensators 158 über den Spät-NMOS-Transistor 156 zu beenden. Wenn der Früh-PMOS-Transistor 150 und der Spät-PMOS-Transistor 152 eingeschaltet sind und der Früh-NMOS-Transistor 154 und der Spät-NMOS-Transistor 156 ausgeschaltet sind, lädt sich der Kondensator 158 auf den hohen Spannungspegel der Leistung VCC. Wenn sich die Spannung an dem Kondensator 158 über die Eingangsschwellenspannung des Inverters 160 lädt, geht der Ausgang O des Inverters 160 zu einem niedrigen logischen Pegel über, was das Ende des zweiten Pulses ist. Die zweite Mischerschaltung 68 liefert einen zweiten Puls während jedes Zyklus des verzögerten Taktsignals DCLK und des invertierten Taktsignals bCLK. Jeder der zweiten Pulse liegt einen Taktzyklus von dem Nächsten der zweiten Pulse.
5 ist ein Zeitdiagramm, das den Betrieb des Belastungszykluskorrektors 28 von 2 darstellt. Der Belastungszykluskorrektor 28 umfasst die zweite Mischerschaltung 68 von 4 und eine erste Mischerschaltung 66, die der zweiten Mischerschaltung 68 von 4 ähnlich ist. Der Belastungszykluskorrektor 28 empfängt das Taktsignal CLK bei 200 und das invertierte Taktsignal bCLK bei 202. Das Taktsignal CLK bei 200 weist einen Belastungszyklus von mehr als 50% auf und das invertierte Taktsignal bCLK bei 202 ist die Inverse des Taktsignals CLK bei 200. Der Belastungszykluskorrektor 28 liefert ein Ausgangstaktsignal CLKOUT bei 204 und ein invertiertes Ausgangstaktsignal bCLKOUT bei 206. Das Ausgangstaktsignal CLKOUT bei 204 weist einen Belastungszyklus von im Wesentlichen 50% auf und das invertierte Ausgangstaktsignal bCLKOUT bei 206 weist einen Belastungszyklus von im Wesentlichen 50% auf.
Das Taktsignal CLK bei 200 wird durch die Taktsignalverzögerungsschaltung 64 (in 2 gezeigt) empfangen, die das verzögerte Taktsignal DCLK bei 208 liefert. Das invertierte Taktsignal CLK bei 202 wird durch die Invertiertes-Taktsignal-Verzögerungsschaltung 78 (in 2 gezeigt) empfangen, die das verzögerte, invertierte Taktsignal bDCLK bei 210 liefert. Der PD 80 empfängt das verzögerte, invertierte Taktsignal bDCLK bei 210 und das Taktsignal CLK bei 200 und liefert ein Phasensignal zu der FSM 82. Das Phasensignal gibt die Zeitverzögerung oder Zeitdifferenz zwischen einer ansteigenden Flanke des Taktsignals CLK bei 200 und einer ansteigenden Flanke des verzögerten, invertierten Taktsignals bDCLK bei 210 an. Die FSM 82 liefert ein Verzögerungssignal DLY zu der Invertiertes-Taktsignal-Verzögerungsschaltung 78 und der Taktsignalverzögerungsschaltung 64. Das Verzögerungssignal DLY wird verändert, bis die ansteigende Flanke bei 212 des verzögerten, invertierten Taktsignals bDCLK bei 210 sich mit der ansteigenden Flanke bei 214 des Taktsignals CLK bei 200 ausrichtet.
Das resultierende Verzögerungssignal DLY richtet nachfolgende, ansteigende Flanken des verzögerten, invertierten Taktsignals bDCLK bei 210 mit nachfolgenden, ansteigenden Flanken des Taktsignals CLK bei 200 aus. Beispielsweise ist die ansteigende Flanke bei 216 des verzögerten, invertierten Taktsignals bDCLK bei 210 mit der ansteigenden Flanke bei 218 des Taktsignals CLK bei 200 ausgerichtet. Das invertierte Taktsignal bCLK bei 202 ist um die Verzögerungszeit D von der ansteigenden Flanke bei 220 des invertierten Taktsignals bCLK bei 202 zu der ansteigenden Flanke bei 216 des verzögerten, invertierten Taktsignals bDCLK bei 210 verzögert, um die ansteigende Flanke bei 216 mit der ansteigenden Flanke bei 218 auszurichten. Ferner ist das Taktsignal CLK bei 200 um die Verzögerungszeit D verzögert, um das verzögerte Taktsignal DCLK bei 208 zu liefern.
Das verzögerte Taktsignal DCLK bei 208 und das invertierte Taktsignal bCLK bei 202 werden durch die zweite Mischerschaltung 68 empfangen. Wenn das verzögerte Taktsignal DCLK bei 208 bei einem hohen Spannungspegel bei 222 liegt und das invertierte Taktsignal bCLK bei 202 bei einem hohen Spannungspegel bei 224 liegt, entlädt sich die Kondensatorspannung bei 226 des zweiten Mischers bei 228 über den Früh- und den Spät-NMOS-Transistor in der zweiten Mischerschaltung 68. Wenn sich die Kondensatorspannung bei 226 des zweiten Mischers unter die Eingangsschwellenspannung VTH bei 230 des Inverters entlädt, geht das Ausgangssignal bei 232 des zweiten Mischers von einem niedrigen logischen Pegel zu einem hohen logischen Pegel bei 234 über.
Zu einer Zeit 0 geht das verzögerte Taktsignal DCLK bei 208 zu einem niedrigen Spannungspegel bei 236 über und geht das invertierte Taktsignal bCLK bei 202 zu einem niedrigen Spannungspegel bei 238 über. Wenn das verzögerte Taktsignal DCLK bei 208 bei einem niedrigen Spannungspegel liegt und das invertierte Taktsignal bCLK bei 202 bei einem niedrigen Spannungspegel liegt, lädt sich die Kondensatorspannung bei 226 des zweiten Mischers bei 240 auf einen hohen Spannungspegel von VCC bei 242. Wenn sich die Kondensatorspannung bei 226 des zweiten Mischers über die Eingangsschwellenspannung bei 243 lädt, geht das Ausgangssignal bei 232 des zweiten Mischers von einem hohen logischen Pegel zu einem niedrigen logischen Pegel bei 245 über.
Zu einer Zeit TL geht das verzögerte Taktsignal DCLK bei 208 zu einem hohen Spannungspegel bei 244 über, was den Früh-PMOS-Transistor ausschaltet und den Früh-NMOS-Transistor in der zweiten Mischerschaltung 68 ausschaltet, um das Entladen des Kondensators des zweiten Mischers zu beginnen. Die Kondensatorspannung bei 226 des zweiten Mischers entlädt sich bei 246 mit der Entladungsrate S. Zu einer Zeit TH geht das invertierte Taktsignal bCLK bei 202 zu einem hohen Spannungspegel bei 220 über, der den Spät-PMOS-Transistor ausschaltet und den Spät-NMOS-Transistor in der zweiten Mischerschaltung 68 einschaltet. Bei 248 entlädt sich die Kondensatorspannung bei 226 des zweiten Mischers mit einer Entladungsrate von 2S. Wenn sich die Kondensatorspannung bei 226 des zweiten Mischers unter die Eingangsschwellenspannung VTH bei 250 entlädt, geht das Ausgangssignal bei 232 des zweiten Mischers von einem niedrigen logischen Pegel zu einem hohen logischen Pegel zu einer Zeit TPS2 bei 252 über.
Zu einer Zeit TCLK geht das verzögerte Taktsignal DCLK bei 208 zu einem niedrigen Spannungspegel bei 254 über und geht das invertierte Taktsignal bCLK bei 202 zu einem niedrigen Spannungspegel bei 256 über. Wenn das verzögerte Taktsignal DCLK bei 208 bei einem niedrigen Spannungspegel und das in vertierte Taktsignal bCLK bei 202 bei einem niedrigen Spannungspegel liegt, lädt sich die Kondensatorspannung bei 226 des zweiten Mischers bei 258 auf einen hohen Spannungspegel von VCC bei 260. Wenn sich die Kondensatorspannung bei 226 des zweiten Mischers über die Schwellenspannung bei 262 lädt, geht das Ausgangssignal bei 232 des zweiten Mischers von einem hohen logischen Pegel zu einem niedrigen logischen Pegel bei 264 über. Dieser Prozess wiederholt sich für jeden Zyklus des verzögerten Taktsignals DCLK bei 208 und des invertierten Taktsignals bCLK bei 202.
Das Taktsignal CLK bei 200 wird an dem Früh-Eingang E und dem Spät-Eingang L der ersten Mischerschaltung 66 empfangen. Wenn das Taktsignal CLK bei 200 auf einem niedrigen Spannungspegel bei 266 liegt, lädt sich die Kondensatorspannung bei 268 des ersten Mischers bei 270 auf hohen Spannungspegel von VCC bei 272. Wenn die Kondensatorspannung bei 268 des ersten Mischers über der Eingangsschwellenspannung VTH liegt, liegt das Ausgangssignal bei 274 des ersten Mischers bei einem niedrigen logischen Pegel bei 276.
Zu der Zeit 0 geht das Taktsignal CLK bei 200 von dem niedrigen Spannungspegel zu einem hohen Spannungspegel bei 214 über, der den Früh- und den Spät-PMOS-Transistor ausschaltet und den Früh- und den Spät-NMOS-Transistor in der ersten Mischerschaltung 66 einschaltet, um den Kondensator des ersten Mischers zu entladen. Die Kondensatorspannung bei 268 des ersten Mischers entlädt sich mit der Entladungsrate 2S bei 278. Zu einer Zeit TPS1 bei 280 entlädt sich die Kondensatorspannung bei 268 des ersten Mischers unter die Eingangsschwellenspannung VTH des Inverters und das Ausgangssignal bei 274 des ersten Mischers geht von einem niedrigen logischen Pegel zu einem hohen logischen Pegel bei 282 über.
Zu der Zeit TH geht das Taktsignal CLK bei 200 zu einem niedrigen Spannungspegel bei 284 über und lädt sich die Kondensatorspannung bei 268 des ersten Mischers bei 286 zu einem hohen Spannungspegel von VCC bei 288. Wenn sich die Kondensatorspannung bei 268 des ersten Mischers über die Schwellenspannung bei 290 lädt, geht das Ausgangssignal 274 des ersten Mischers von einem hohen logischen Pegel zu einem niedrigen logischen Pegel bei 292 über.
Zu der Zeit TCLK geht das Taktsignal CLK bei 200 zu einem hohen Spannungspegel bei 218 über, der den Früh- und den Spät-PMOS-Transistor ausschaltet und den Früh- und den Spät-NMOS-Transistor in der ersten Mischerschaltung 66 einschaltet, um die Kondensatorspannung bei 268 des ersten Mischers mit der Entladungsrate 25 bei 294 zu entladen. Der Prozess wiederholt sich für jeden Zyklus des Taktsignals CLK bei 200.
Das Ausgangssignal 232 des zweiten Mischers und das Ausgangssignal 274 des ersten Mischers werden durch die Taktsignalwiederherstellerschaltung 70 empfangen, die das Ausgangstaktsignal CLKOUT bei 204 und das invertierte Ausgangstaktsignal bCLKOUT bei 206 liefert. Ansprechend auf den niedrig-zu-hoch-Übergang bei 234 in dem Ausgangssignal 232 des zweiten Mischers geht das Ausgangstaktsignal CLKOUT bei 204 von einem hohen logischen Pegel zu einem niedrigen logischen Pegel bei 296 über und geht das invertierte Ausgangstaktsignal bCLKOUT bei 206 von einem niedrigen logischen Pegel zu einem hohen logischen Pegel bei 298 über. Ansprechend auf den niedrig-zu-hoch-Übergang bei 282 in dem Ausgangsignal 274 des ersten Mischers geht das Ausgangstaktsignal CLKOUT bei 204 von einem niedrigen logischen Pegel zu einem hohen logischen Pegel bei 300 über und geht das invertierte Ausgangstaktsignal bCLKOUT bei 206 von einem hohen logischen Pegel zu einem niedrigen logischen Pegel bei 302 über. Ansprechend auf den niedrig-zu-hoch-Übergang bei 252 in dem Ausgangssignal 232 des zweiten Mischers geht das Ausgangstaktsignal CLKOUT bei 204 von einem hohen logischen Pegel zu einem niedrigen logischen Pegel bei 304 über und geht das invertierte Ausgangstaktsignal bCLKOUT bei 206 von einem niedrigen logischen Pegel zu einem hohen logischen Pegel bei 306 über.
Der niedrig-zu-hoch-Übergang bei 234 in dem Ausgangssignal 232 des zweiten Mischers liegt einen halben Taktzyklus vor dem niedrig-zu-hoch-Übergang bei 282 in dem Ausgangssignal 274 des ersten Mischers, der einen halben Taktzyklus vor dem niedrig-zu-hoch-Übergang bei 252 in dem Ausgangssignal 232 des zweiten Mischers liegt. Wenn alle der niedrig-zu-hoch-Übergänge in dem Ausgangssignal 232 des zweiten Mischers und dem Ausgangssignal 234 des ersten Mischers einen halben Taktzyklus auseinander sind, weist das Ausgangstaktsignal CLKOUT bei 204 einen Belastungszyklus von im Wesentlichen 50% auf und weist das invertierte Ausgangstaktsignal bCLKOUT bei 206 einen Belastungszyklus von im Wesentlichen 50% auf.
Die Zeit zwischen der Zeit TPS2 und der Zeit TPS1 beträgt einen halben Taktzyklus. Die Zeit TPS1 ist die Zeit von dem Beginn des aktuellen Taktzyklus zu der Zeit 0 bis zu dem niedrig-zu-hoch-Übergang bei 282 in dem Ausgangssignal 274 des ersten Mischers, was der Beginn des Pulses in dem Ausgangssignal 274 des ersten Mischers ist. Die Zeit TPS1 ist die gleiche für jeden Taktzyklus in dem Taktsignal CLK bei 200. Während der Zeit zwischen der Zeit 0 und der Zeit TPS1 entlädt sich die Kondensatorspannung 268 des ersten Mischers um einen Spannungswert D1, wie es in Gleichung I beschrieben ist. D1 = 2·S·TPS1 Gleichung Iwobei (2·S) die Entladungsrate ist und TPS1 die Entladungszeit ist.
Die Spannung, die zwischen der Zeit 0 und der Zeit TPS1 entladen wird, ist in Gleichung II beschrieben. VCC – VTH = D1 Gleichung IIwobei der Kondensator des ersten Mischers zu dem hohen Spannungspegel von VCC geladen wird und zu der Zeit TPS1 zu der Eingangsschwellenspannung VTH des Inverters entladen wird.
Ein Ersetzen des Spannungswerts D1 in Gleichung II resultiert in Gleichung III. VCC – VTH = 2·S·TPS1 Gleichung III
Ein Lösen nach TPS1 in Gleichung III resultiert in Gleichung IV. (VCC – VTH)/(2·S) = TPS1 Gleichung IV
Die Zeit TPS1 ist eine Funktion des hohen Spannungspegels VCC, der Eingangsschwellenspannung VTH und der Entladungsrate S. Jeder dieser Werte ist eine Konstante für die erste Mischerschaltung 66. Folglich tritt ein Puls in dem Ausgangssignal bei 274 des ersten Mischers einen Taktzyklus entfernt von dem nächsten Puls in dem Ausgangssignal bei 274 des ersten Mischers auf.
Die Zeit zwischen dem niedrig-zu-hoch-Übergang bei 282 in dem Ausgangssignal 274 des ersten Mischers und dem niedrig-zu-hoch-Übergang bei 252 in dem Ausgangssignal 232 des zweiten Mischers beträgt einen halben Taktzyklus. Während der Zeit zwischen der Zeit TL und der Zeit TH entlädt sich der Kondensator des zweiten Mischers in dem zweiten Mischer 68 um einen Spannungswert D2, wie es in Gleichung V beschrieben ist. D2 = S·(TH – TL) Gleichung Vwobei S die Entladungsrate ist und ½ der Entladungsrate von 2·S in Gleichung I beträgt und (TH – TL) die Entladungszeit ist.
Während der Zeit zwischen der Zeit TH und der Zeit TPS2 entlädt sich der Kondensator des zweiten Mischers in dem zweiten Mischer 68 um einen Spannungswert D3, wie es in Gleichung VI beschrieben ist. D3 = 2·S·(TPS2 – TH) Gleichung VIwobei (2·S) die Entladungsrate ist und gleich der Entladungsrate von (2·S) in Gleichung I ist und (TPS2 – TH) die Entladungszeit ist.
Die Spannung, die zwischen der Zeit TL und der Zeit TPS2 entladen wird, ist in Gleichung VII gegeben. VCC – VTH = D2 + D3 Gleichung VIIwobei der Kondensator des zweiten Mischers in der zweiten Mischerschaltung 68 zu dem hohen Spannungspegel von VCC geladen wird und zu der Zeit TPS2 zu der Eingangsschwellenspannung VTH des Inverters in der zweiten Mischerschaltung 68 entladen wird und die Schwellenspannung VTH des Inverters in der zweiten Mischerschaltung 68 gleich der Schwellenspannung VTH des Inverters in der ersten Mischerschaltung 66 ist.
Ein Ersetzen der Spannungswerte D2 und D3 in Gleichung VII und ein Kürzen resultiert in Gleichung VIII. VCC – VTH = (2·S·TPS2) – (S·TH) – (S·TL) Gleichung VIII
Ein Lösen nach TPS2 in Gleichung VIII resultiert in Gleichung IX. Gleichung IX
Ein Subtrahieren von TPS1 in Gleichung IV von TPS2 in Gleichung IX resultiert in Gleichung X. TPS2 – TPS1 = (TH + TL)/2 = TCLK/2 Gleichung Xwobei die hohe Phase des Taktzyklus TH plus der niedrigen Phase des Taktzyklus TL gleich dem Taktzyklus TCLK ist und TCLK/2 eine Hälfte eines Taktzyklus ist.
Somit beträgt die Zeit zwischen dem niedrig-zu-hoch-Übergang bei TPS1 bei 282 in dem Ausgangssignal 274 des ersten Mischers und dem niedrig-zu-hoch-Übergang bei TPS2 bei 252 in dem Ausgangssignal 232 des zweiten Mischers einen halben Taktzyklus. Ferner beträgt die Zeit zwischen benachbarten Pulsen in dem Ausgangssignal bei 274 des ersten Mischers und dem Ausgangssignal bei 232 des zweiten Mischers einen halben Taktzyklus. Wenn jeder der niedrig-zu-hoch-Übergänge in dem Ausgangssignal bei 274 des ersten Mischers und dem Ausgangssignal bei 232 des zweiten Mischers einen halben Taktzyklus auseinander ist, korrigiert der Belastungszykluskorrektor 28 den Belastungszyklus des eingehenden Taktsignals CLK bei 200 und des invertierten Taktsignals bCLK bei 202 durch ein Liefern des Ausgangstaktsignals CLKOUT bei 204, das einen Belastungszyklus von im Wesentlichen 50% aufweist, und des invertierten Ausgangstaktsignals bCLKOUT bei 206, das einen Belastungszyklus von im Wesentlichen 50% aufweist.
Obwohl hierin spezifische Ausführungsbeispiele dargestellt und beschrieben wurden, ist Durchschnittsfachleuten auf dem Gebiet ersichtlich, dass eine Vielfalt von anderen und/oder äquivalenten Implementierungen die gezeigten und beschriebenen, spezifischen Ausführungsbeispiele ersetzen können, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Diese Anmeldung soll jegliche Adaptionen oder Variationen der hierin offenbarten, spezifischen Ausführungsbeispiele abdecken. Deshalb soll diese Erfindung lediglich durch die Ansprüche und die Äquivalente derselben begrenzt sein.

Claims

Belastungszykluskorrektor (28), der folgende Merkmale aufweist: eine erste Schaltung, die konfiguriert ist, um ein Taktsignal (CLK) und ein invertiertes Taktsignal (bCLK) zu empfangen und um ein Verzögerungssignal (DLY) zu erhalten, das eine Zeitdifferenz zwischen Übergängen des Taktsignals (CLK) und des invertierten Taktsignals (bCLK) angibt; und eine zweite Schaltung, die konfiguriert ist, um das Taktsignal (CLK) und das invertierte Taktsignal (bCLK) und das Verzögerungssignal (DLY) zu empfangen und um das Taktsignal (CLK) basierend auf dem Verzögerungssignal (DLY) zu verzögern, um ein Ausgangstaktsignal zu liefern, das einen Belastungszyklus von im Wesentlichen 50% aufweist.
Belastungszykluskorrektor (28) gemäß Anspruch 1, bei dem die zweite Schaltung folgende Merkmale aufweist: einen ersten Mischer, der konfiguriert ist, um das invertierte Taktsignal (bCLK) und das verzögerte Taktsignal (DCLK) zu empfangen und um das invertierte Taktsignal (bCLK) und das verzögerte Taktsignal (DCLK) zu mischen, um den ersten Puls zu liefern; und einen zweiten Mischer, der konfiguriert ist, um das Taktsignal (CLK) zu empfangen, um den zweiten Puls zu liefern.
Belastungszykluskorrektor (28) gemäß Anspruch 1 oder 2, bei dem zweite Schaltung konfiguriert ist, um einen ersten Puls basierend auf dem verzögerten Taktsignal (DCLK) und dem invertierten Taktsignal (bCLK) und einen zweiten Puls basierend auf dem Taktsignal (CLK) zu liefern, wobei die Zeit zwischen dem Beginn des ersten Pulses und dem Beginn des zweiten Pulses im Wesentlichen ein halber Taktzyklus ist.
Belastungszykluskorrektor (28) gemäß einem der Ansprüche 1 bis 3, bei dem die erste Schaltung folgendes Merkmal aufweist: eine Verzögerungsschaltung, die konfiguriert ist, um das invertierte Taktsignal (bCLK) und das Verzögerungssignal (DLY) zu empfangen und um das invertierte Taktsignal (bCLK) basierend auf dem Verzögerungssignal (DLY) zu verzögern, um Übergänge des Taktsignals (CLK) und des verzögerten, invertierten Taktsignals (bDCLK) auszurichten.
Belastungszykluskorrektor (28) gemäß Anspruch 4, bei dem die ersten Schaltung folgende Merkmale aufweist: einen Phasendetektor, der konfiguriert ist, um das verzögerte, invertierte Taktsignal (bDCLK) und das Taktsignal (CLK) zu empfangen und um ein Phasensignal zu liefern, das eine Zeitdifferenz zwischen Übergängen des Taktsignals (CLK) und des verzögerten, invertierten Taktsignals (bDCLK) angibt; und eine Finit-Zustand-Maschine, die konfiguriert ist, um das Phasensignal zu empfangen und um das Verzögerungssignal (DLY) basierend auf dem Phasensignal zu liefern.
Belastungszykluskorrektor (28) gemäß einem der Ansprüche 1 bis 5, bei dem die zweite Schaltung folgendes Merkmal aufweist: eine Verzögerungsschaltung, die konfiguriert ist, um das Taktsignal (CLK) und das Verzögerungssignal (DLY) zu empfangen und um das Taktsignal (CLK) basierend auf dem Verzögerungssignal (DLY) zu verzögern.
Belastungszykluskorrektor (28), der folgende Merkmale aufweist: eine erste Verzögerungsschaltung, die konfiguriert ist, um ein invertiertes Taktsignal (bCLK) zu empfangen und um ein verzögertes, invertiertes Taktsignal (bDCLK) zu liefern, das um einen Verzögerungswert verzögert ist; eine zweite Verzögerungsschaltung, die konfiguriert ist, um ein Taktsignal (CLK) zu empfangen und um ein verzögertes Taktsignal (DCLK) zu liefern, das um den Verzögerungswert verzögert ist; einen ersten Mischer, der konfiguriert ist, um das Taktsignal (CLK) zu empfangen und um erste periodische Pulse mit einer periodischen Rate zu liefern; und eine zweiten Mischer, der konfiguriert ist, um das verzögerte Taktsignal (DCLK) und das invertierte Taktsignal (bCLK) zu empfangen und um zweite periodische Pulse mit der periodischen Rate zu liefern, wobei die ersten periodischen Pulse und die zweiten periodischen Pulse durch eine halbe Periode getrennt sind.
Belastungszykluskorrektor (28) gemäß Anspruch 7, der folgendes Merkmal aufweist: eine Wiederherstellungsschaltung, die konfiguriert ist, um die ersten periodischen Pulse und die zweiten periodischen Pulse zu empfangen und um ein Ausgangstaktsignal, das einen Belastungszyklus von im Wesentlichen 50% aufweist, basierend auf den ersten periodischen Pulsen und den zweiten periodischen Pulsen zu liefern.
Belastungszykluskorrektor (28) gemäß Anspruch 7 oder 8, der folgendes Merkmal aufweist: einen Phasendetektor, der konfiguriert ist, um das Taktsignal (CLK) und das verzögerte, invertierte Taktsignal (bDCLK) zu empfangen und um ein Phasensignal zu liefern, das die Differenz zwischen einer ansteigenden Flanke des Taktsignals (CLK) und einer ansteigenden Flanke des invertierten Taktsignals (bCLK) angibt.
Belastungszykluskorrektor (28) gemäß Anspruch 9, der folgendes Merkmal aufweist: eine Finit-Zustand-Maschine, die konfiguriert ist, um das Phasensignal zu empfangen und um ein Verzögerungssignal (DLY) basierend auf dem Phasensignal zu liefern.
Speicherschaltung, die folgende Merkmale aufweist: einen Speicher (24); eine erste Schaltung, die konfiguriert ist, um ein Taktsignal (CLK) und ein invertiertes Taktsignal (bCLK) zu empfangen und ein Verzögerungssignal (DLY) zu erhalten, das die Differenz zwischen gleichartigen Übergängen des Taktsignals (CLK) und des invertierten Taktsignals (bCLK) angibt; eine zweite Schaltung, die konfiguriert ist, um das Taktsignal (CLK) und das invertierte Taktsignal (bCLK) und das Verzögerungssignal (DLY) zu empfangen und um das Taktsignal (CLK) basierend auf dem Verzögerungssignal (DLY) zu verzögern und einen ersten Puls basierend auf dem verzögerten Taktsignal (DCLK) und dem invertierten Taktsignal (bCLK) und einen zweiten Puls basierend auf dem Taktsignal (CLK) zu liefern, wobei die Zeit zwischen dem ersten Puls und dem zweiten Puls im Wesentlichen ein halber Taktzyklus ist.
Speicherschaltung gemäß Anspruch 11, die folgendes Merkmal aufweist: eine Wiederherstellungsschaltung, die konfiguriert ist, um den ersten Puls und den zweiten Puls zu empfangen, um ein Ausgangstaktsignal zu liefern, das einen Belastungszyklus von im Wesentlichen 50% aufweist, um Daten von dem Speicher (24) zu übertragen.
Speicherschaltung gemäß Anspruch 11 oder 12, bei der die zweite Schaltung folgende Merkmale aufweist: einen ersten Mischer, der konfiguriert ist, um das invertierte Taktsignal (bCLK) und das verzögerte Taktsignal (DCLK) zu empfangen und um das invertierte Taktsignal (bCLK) und das verzögerte Taktsignal (DCLK) zu mischen, um den ersten Puls zu liefern; und einen zweiten Mischer, der konfiguriert ist, um das Taktsignal (CLK) zu empfangen, um den zweiten Puls zu liefern.
Belastungszykluskorrektor (28), der folgende Merkmale aufweist: eine Einrichtung zum Empfangen eines Taktsignals (CLK); eine Einrichtung zum Empfangen eines invertierten Taktsignals (bCLK); eine Einrichtung zum Erhalten eines Verzögerungssignals (DLY), das eine Zeitdifferenz zwischen Übergängen des Taktsignals (CLK) und des invertierten Taktsignals (bCLK) angibt; eine Einrichtung zum Verzögern des Taktsignals (CLK) basierend auf dem Verzögerungssignal (DLY); eine Einrichtung zum Liefern eines Ausgangstaktsignals, das einen Belastungszyklus von im Wesentlichen 50% aufweist, basierend auf dem verzögerten Taktsignal (DCLK).
Belastungszykluskorrektor (28) gemäß Anspruch 14, bei dem die Einrichtung zum Liefern des Ausgangstaktsignals folgende Merkmale aufweist: eine Einrichtung zum Liefern eines ersten Pulses basierend auf dem Taktsignal (CLK); und eine Einrichtung zum Mischen des invertierten Taktsignals (bCLK) und des verzögerten Taktsignals (DCLK), um einen zweiten Puls zu liefern, der im Wesentlichen einen halben Taktzyklus von dem ersten Puls liegt.
Belastungszykluskorrektor (28) gemäß Anspruch 15, bei die Einrichtung zum Liefern des Ausgangstaktsignals folgendes Merkmal aufweist: eine Einrichtung zum Wiederherstellen des Ausgangstaktsignals basierend auf dem ersten Puls und dem zweiten Puls.
Belastungszykluskorrektor (28) gemäß einem der Ansprüche 14 bis 16, bei dem die Einrichtung zum Erhalten des Verzögerungssignals (DLY) folgende Merkmale aufweist: eine Einrichtung zum Empfangen des Verzögerungssignals (DLY); eine Einrichtung zum Verzögern des invertierten Taktsignals (bCLK) basierend auf dem Verzögerungssignal (DLY); eine Einrichtung zum Erfassen einer Phasendifferenz zwischen dem verzögerten, invertierten Taktsignal (bDCLK) und dem Taktsignal (CLK); und eine Einrichtung zum Liefern des Verzögerungssignals (DLY) basierend auf der erfassten Phasendifferenz.
Verfahren zum Korrigieren eines Belastungszyklus, das folgende Schritte aufweist: Empfangen eines Taktsignals (CLK); Empfangen eines invertierten Taktsignals (bCLK); Erhalten eines Verzögerungssignals (DLY), das eine Zeitdifferenz zwischen Übergängen des Taktsignals (CLK) und des invertierten Taktsignals (bCLK) angibt; Verzögern des Taktsignals (CLK) basierend auf dem Verzögerungssignal (DLY); Liefern eines Ausgangstaktsignals, das einen Belastungszyklus von im Wesentlichen 50% aufweist, basierend auf dem verzögerten Taktsignal (DCLK).
Verfahren gemäß Anspruch 18, bei dem das Liefern des Ausgangstaktsignals folgende Schritte aufweist: Erzeugen von ersten Pulsen basierend auf dem Taktsignal (CLK); und Erzeugen von zweiten Pulsen basierend auf dem verzögerten Taktsignal (DCLK) und dem invertierten Taktsignal (bCLK), wobei jeder der zweiten Pulse im Wesentli chen einen halben Taktzyklus von zumindest einem der ersten Pulse liegt.
Verfahren gemäß Anspruch 19, bei dem das Erzeugen von zweiten Pulsen folgenden Schritt aufweist: Mischen des invertierten Taktsignals (bCLK) und des verzögerten Taktsignals (DCLK), um die zweiten Pulse zu liefern.
Verfahren gemäß Anspruch 19 oder 20, bei dem das Liefern des Ausgangstaktsignals folgenden Schritt aufweist: Wiederherstellen des Ausgangstaktsignals basierend auf den ersten Pulsen und den zweiten Pulsen.
Verfahren gemäß einem der Ansprüche 18 bis 21, das folgende Schritte aufweist: Empfangen des Verzögerungssignals (DLY); und Verzögern des invertierten Taktsignals (bCLK) basierend auf dem Verzögerungssignal (DLY).
Verfahren gemäß Anspruch 22, bei dem das Erhalten des Verzögerungssignals (DLY) folgende Schritte aufweist: Erfassen einer Phasendifferenz zwischen dem verzögerten, invertierten Taktsignal (bDCLK) und dem Taktsignal (CLK); und Liefern des Verzögerungssignals (DLY) basierend auf der erfassten Phasendifferenz.
Verfahren zum Korrigieren eines Belastungszyklus, das folgende Schritte aufweist: Empfangen eines invertierten Taktsignals (bCLK); Verzögern des invertierten Taktsignals (bCLK) um einen Verzögerungswert; Empfangen eines Taktsignals (CLK); Verzögern des Taktsignals (CLK) um den Verzögerungswert; Erhalten erste periodischer Pulse mit einer periodischen Rate basierend auf dem Taktsignal (CLK); Empfangen des verzögerten Taktsignals (DCLK) und des invertierten Taktsignals (bCLK) an einem Mischer; und Mischen des verzögerten Taktsignals (DCLK) und des invertierten Taktsignals (bCLK) in dem Mischer, um zweite periodische Pulse mit der periodischen Rate zu erhalten, wobei die ersten periodischen Pulse und die zweiten periodischen Pulse durch eine halbe Periode getrennt sind.
Verfahren gemäß Anspruch 24, das folgende Schritte aufweist: Empfangen der ersten periodischen Pulse; Empfangen der zweiten periodischen Pulse; und Wiederherstellen des Ausgangstaktsignals, das einen Belastungszyklus von im Wesentlichen 50% aufweist, basierend auf den ersten periodischen Pulsen und den zweiten periodischen Pulsen.
Verfahren gemäß Anspruch 24 oder 25, das folgende Schritte aufweist: Empfangen des Taktsignals (CLK) und des verzögerten, invertierten Taktsignals (bDCLK) an einem Phasendetektor; und Erhalten eines Phasensignals, das die Zeitdifferenz zwischen einer ansteigenden Flanke des Taktsignals (CLK) und einer ansteigenden Flanke des invertierten Taktsignals (bCLK) angibt.
Verfahren gemäß Anspruch 26, das folgende Schritte aufweist: Empfangen des Phasensignals an einer Finit-Zustand-Maschine; und Erhalten eines Verzögerungssignals (DLY) basierend auf dem Phasensignal.
Verfahren zum Erhalten eines Taktsignals, das einen Belastungszyklus von 50% aufweist, für eine Speicherschaltung, das folgende Schritte aufweist: Empfangen eines Taktsignals (CLK) und eines invertierten Taktsignals (bCLK) an einer ersten Schaltung; Erhalten eines Verzögerungssignals (DLY), das die Differenz zwischen gleichartigen Übergängen des Taktsignals (CLK) und des invertierten Taktsignals (bCLK) in der ersten Schaltung angibt; Empfangen des Taktsignals (CLK) und des invertierten Taktsignals (bCLK) und des Verzögerungssignals (DLY) an einer zweiten Schaltung; Verzögern des Taktsignals (CLK) in der zweiten Schaltung basierend auf dem Verzögerungssignal (DLY); Erhalten eines ersten Pulses basierend auf dem verzögerten Taktsignal (DCLK) und dem invertierten Taktsignal (bCLK); und Erhalten eines zweiten Pulses basierend auf dem Taktsignal (CLK), wobei die Zeit zwischen dem ersten Puls und dem zweiten Puls im Wesentlichen ein halber Taktzyklus ist.
Verfahren gemäß Anspruch 28, das folgende Schritte aufweist: Empfangen des ersten Pulses und des zweiten Pulses an einem Taktwiederhersteller; und Liefern eines Ausgangstaktsignals, das einen Belastungszyklus von im Wesentlichen 50% aufweist, um Daten von der Speicherschaltung zu übertragen.
Verfahren gemäß Anspruch 28 oder 29, bei dem das Erhalten des ersten Pulses folgende Schritte aufweist: Empfangen des invertierten Taktsignals (bCLK) und des verzögerten Taktsignals (DCLK) an einem Mischer; und Mischen des invertierten Taktsignals (bCLK) und des verzögerten Taktsignals (DCLK), um den ersten Puls zu liefern.
Verfahren gemäß einem der Ansprüche 28 bis 30, bei dem das Erhalten des zweiten Pulses folgende Schritte aufweist: Empfangen des Taktsignals (CLK) an einem Mischer; und Mischen des Taktsignals (CLK), um den zweiten Puls zu liefern.