CN1677820A - 升压电路 - Google Patents

Abstract

本发明公开了一种基于多相时钟进行操作的升压电路。振荡电路(10)输出相位不同的振荡时钟(100)，以及四相时钟产生电路(20)基于振荡时钟(100)之间的相位差，产生四相时钟(200)。四相时钟传送控制电路(50)根据信号CP_EN来控制是否传送所述四相时钟(200)，以及激励电路(60)基于传送的四相时钟，产生一升压电压。四相时钟(200)中包括的时钟之间的延迟时间周期Tos是基于所述振荡时钟(100)之间的相位差来产生的，以及因此总是与振荡时钟(100)的周期(Tosc)成正比例关系。因而，即使周期(Tosc)由于操作条件而改变，以及因此可以唯一地确定电荷传送时间周期(Ttr)。

Description

升压电路

技术领域

本发明涉及一种升压电路，以及更具体地，涉及包括在半导体集成电路中并且基于多相时钟进行操作的升压电路。

背景技术

例如快速电可擦可编程只读存储器(flash EEPROM)的非易失性存储器或者包含有这种存储器的微型计算机需要比外部提供的电源电压更高的电压，以便在非易失性存储器上执行擦除/编程操作(此后，共同地称为“重写操作”)或者读取操作。这些操作所需要的电压是从升压电路中提供的，其中升压电路包括在非易失性存储器等中并且产生多个升压电压。广泛使用四相时钟驱动阈值平衡型升压电路作为升压电路，其中该升压电路能够在低电压电平下进行操作，以有效地对电压电平进行升压。

图16是描述传统的四相时钟驱动升压电路之结构的示意图。图16所示的升压电路包括：第一升压器模块48，用于产生高于电源电压的电压Pout1；以及第二升压器模块49，用于产生高于电压Pout1的电压Pout2。第一升压器模块48包括：振荡电路10、多个四相时钟产生电路29、在数量上与四相时钟产生电路29的数量相等的激励电路69、以及检测电路70。第二升压器模块49是以类似于第一升压器模块48的方式构造的。

第一升压器模块48中包括的每一个电路都如下描述的那样进行操作。振荡电路10输出彼此相位不同的多个振荡时钟100。四相时钟产生电路29每一个基于振荡时钟100其中之一(例如，OSC1)来产生四相时钟209，其中所述四相时钟209是由彼此相位不同的四个时钟组成的。激励电路69每一个基于由四相时钟产生电路29其中之一产生的四相时钟209来产生高于电源电压的电压Pout1。为了将从激励电路69输出的电压Pout1控制在预定电压(此后，称为“目标电压”)，检测电路70基于电压Pout1的电平来控制振荡电路10的接通/断开操作。在检测电路70中，根据电压设定信号ACTH，目标电压例如在高电平和低电平之间转换。

振荡电路10例如包括环形振荡器，其中一个与非(NAND)门与偶数个反相器连接以形成一个环(见后面将描述的图2)。四相时钟产生电路29每一个例如是这样一个电路，其中多个反相器和选择电路22如图17中所示那样连接在一起。选择电路22每一个当输入S是低(L)电平时输出输入A，以及当输入S是高(H)电平时输出输入B(见后面将描述的图4)。四相时钟产生电路29每一个包括延迟电路28，其中延迟电路28每一个都是由多个相互串联的反相器组成的。每个延迟电路28所产生的延迟时间周期假定为Tcs。

激励电路69每一个例如是这样一个电路，其中四个升压器单元68以及62-64如图18A所示那样相互串联。最后级中的升压器单元64具有输出端，该输出端连接到整流器晶体管65。如图18A所示，升压器单元68以及62-64每一个都被耦合到由四相时钟产生电路29其中之一所产生的四相时钟209中的两个时钟，并被这两个时钟驱动。

升压器单元68以及62-64是例如图18B所示类型的升压器单元。升压器单元68以及62-64每一个包括N沟道电荷传送晶体管M1、N沟道开关晶体管M2、升压电容器C1和C2、以及电压重置电路67。当从R端子输入的电压重置信号ACTR为非活动的(inactive)时，电压重置电路67使电荷传送晶体管M1的栅极端和接地端变为非导通状态，以及当所述信号为活动的(active)时，使上述两个端子变为导通状态。这样，当电压重置信号ACTR为活动的时，在电荷传送晶体管M1两端之间所施加的栅极电压Vg被重置到接地电压VSS。这种电压重置电路67通过N沟道金属氧化物半导体(NMOS)晶体管M3来实现，其中源极端接地，漏极端连接到电荷传送晶体管M1的栅极端，以及电压重置信号ACTR被施加到栅极端。

参考图19，描述以上述方式构造的传统升压电路中使用的四相时钟产生方法。当从EN端子输入的时钟启动信号CP EN的电平变为“H”时，振荡电路10开始操作，以及顺序地输出n个信号OSC1到OSCn，作为振荡时钟100，以便在预定时间周期(图19所示的延迟时间周期Tos)的多个增量中被延迟。

在图17所示的第i四相时钟产生电路29中(其中i为1到n范围内的整数)，当从振荡电路10输出的信号OSCi下降时，时钟CLKG1iS下降。在时钟CLKG1iS下降时，时钟CLKT1iS升高。在延迟时间周期Tcs之后，因为由延迟电路28所引起的时钟CLKT1iS的升高，时钟CLKT2iS下降。在时钟CLKT2iS下降时，时钟CLKG2iS升高。在经过电荷传送时间周期Ttr之后，时钟OSCi升高，以及时钟CLKG2iS下降。在时钟CLKG2iS下降时，时钟CLKT2iS升高。在由于时钟CLKT2iS的升高而由延迟电路28所引起的延迟时间周期Tcs之后，时钟CLKT1iS下降。在时钟CLKT1iS下降时，时钟CLKG1iS升高。以这种方式，在第i四相时钟产生电路29中，基于从振荡电路10输出的信号OSCi，产生彼此相位不同的四相时钟CLKG1iS、CLKT1iS、CLKT2iS、以及CLKG2iS。请注意：图19通过例子的方式显示了第n四相时钟产生电路29如何基于从振荡电路10输出的信号OSCn产生四个时钟CLKG1nS、CLKT1nS、CLKT2nS、以及CLKG2nS。

基于从第i四相时钟产生电路29输出的四个时钟CLKG1iS、CLKT1iS、CLKT2iS、CLKG2Is，第i激励电路69执行电压升压，并且输出比电源电压高的电压Pout1。激励电路69在时钟CLKG1iS或者CLG2iS的电平为“H”期间传送用于执行电压升压的电荷。因而，电压升压的效率随着周期变得更长(例如，随着电荷传送时间周期变得更长)而提高。

检测电路70具有比电源电压高的目标电压。当从激励电路69输出的电压Pout1低于目标电压时，检测电路70将时钟启动信号CP_EN设定为“H”电平，以及当电压Pout1比目标电压高时，将信号CP_EN设定为“L”电平。在信号CP_EN为“H”电平时，振荡电路10是活动的，并且因而激励电路69执行电压升压，使得电压Pout1升高。另一方面，在信号CP_EN为“L”电平时，振荡电路10是非活动的，并且因而激励电路69中止电压升压，使得电压Pout1没有升高。这样，从激励电路69输出的电压Pout1被控制，使得与目标电压一致。

正如以上所述，在传统的升压电路中，每一个激励电路69基于从振荡电路10输出的一个振荡时钟100进行操作(见例如日本专利公开No.2000-331489)。

接下来，详细描述传统升压电路(图18A和图18B)中包括的激励电路69。当升压电路被激活时，电压重置信号ACTR保持在“L”电平，使得电压重置电路67中包括的NMOS晶体管M3变为非导通状态。激励电路69输出四个时钟CLKG1iS、CLKT1iS、CLKT2iS、以及CLKG2iS，每一个都是在“H”和“L”电平之间周期性交替的方波(看图19)。请注意到：“H”和“L”电平周期的每一个具有预定的长度。如图18A所示，四个时钟被输入到升压器单元68以及62-64。

当提供四相时钟时，激励电路69将第一级的升压器单元68中包括的升压电容器C1中积累的电荷传送到第二级的升压器单元62中包括的升压电容器C1。然后，电荷被传送到第三级的升压器单元63中包括的升压电容器C1，以及进一步被传送到第四级的升压器单元64中包括的升压电容器C1。当电荷被顺序地从一个升压电容器C1传送到另一个升压电容器时，时钟CLKT1iS和CLKT2iS在预定的时间从接地电压电平变为电源电压电平，由此可以抑制从前一级电路所输出的升压电压的下降。此后，升压电压被传送到下一级中的升压电容器C1，在此时钟CLKT1iS和CLKT2iS在预定的时间从接地电压电平变为电源电压电平，使得升压电压被进一步升压。因而，可以得到比从前一级的电路输出的电压高的电压。通过重复这一系列的操作，可以获得比电源电压VCC高的期望电压。

检测电路70对将要从第一升压器模块48输出的电压Pout1进行控制，使得保持在目标电压电平。如图16所示，检测电路70接收用于改变目标电压之电平的电压重置信号ACTH。当需要相对较高的电压(例如，10V)时，例如当在快速EEPROM上执行重写操作时，电压重置信号ACTH例如设定在“H”电平。在这种情况中，检测电路70的目标电压是10V，以及控制将要从第一升压器模块48输出的电压Pout1，使得其为10V。另一方面，当需要相对较低的电压(例如，5V)时，例如当在快速EEPROM上执行读取操作时，电压重置信号ACTH例如设定在“L”电平。在这种情况中，检测电路70的目标电压是5V，以及控制将要从第一升压器模块48输出的电压Pout1，使其为5V。以这种方式，通过改变电压重置信号ACTH的电平，可以使将要从升压电路输出的电压Pout1根据操作模式在多个电平之间进行转换。

然而，例如在模式突然从重写转变为读取的情况中，当目标电压改变时，激励电路69可能遇到如下所述的问题。如果目标电压从高电平变为低电平，那么在第四级升压器单元64包括的电荷传送晶体管M1中，源极电压Vs以及漏极电压Vd突然减小，使得两个电压基本上变得相等。因而，不管时钟CLKG1iS和CLKT1iS的状态，开关晶体管M2进入恒定截止状态，使得在电荷传送晶体管M1中，栅极电压Vg保持在高电平。结果，不管CLKG1iS和CLKT1iS的状态，电荷传送晶体管M1中的栅源电压Vgs变的高于电荷传送晶体管M1的阈值电压Vt(例如，大约0.5V)，使得电荷传送晶体管M1进入恒定导通状态。因而，同在第四级升压器单元64中一样，在第三级升压器单元63包括的电荷传送晶体管M1中，源极电压Vs以及漏极电压Vd突然减小，使得第三级升压器单元63中包括的每个节点都进入与第四级升压器单元64中包括的每个节点相同的状态。结果，在第三级升压器单元63中包括的电荷传送晶体管M也进入恒定导通状态。第二级升压器单元62和第一级升压器单元68都出现相同的情况，使得第二级升压器单元62中包括的每个节点以及第一级升压器单元68中包括的每个节点都进入同上述一样的状态。当随着目标电压从高电平变为低电平的同时电源电压变为低电平时也遇到上述问题。在这种情况中，毫无疑问，可能很容易遇到上述问题。如果遇到上述问题，那么在改变目标电压电平之后不能获得期望的电压电平，使得升压电路的电流提供性能降低。如果升压电路的操作电压被逐渐减小，也容易遇到以上问题。

因此，为了防止以上问题，升压器单元68以及62-64的每一个都包括电压重置电路67。电压重置电路67提供有从相应的一个升压器单元的R端子所输入的电压重置信号ACTR。当电压重置信号ACTR变化时，电压重置信号ACTR只在预定时间周期(例如，大约10纳秒(ns))被置于活动状态(“H”)。因而，只有在电压重置信号ACTR被置于活动状态的时间周期，电压重置电路67中包括的NMOS晶体管M3中的栅源电压(其电平等于电源电压Vcc的电平，例，如0.5V)才超出NMOS晶体管M3的阈值电压，使得NMOS晶体管M3变为导通状态。这样，升压器单元68以及62-64每一个包括的电荷传送晶体管M1中的栅极电压Vg的电平被重置到接地电压Vss的电平。此后，通过改变电压重置信号ACTR使得处于非活动状态(“L”)，导致NMOS晶体管M3变为非导通状态。因而，即使在电荷传送晶体管M1中栅极电压逐渐升高，升压电荷也不会损失，因此激励电路69能够正常地执行电压升压。以这种方式，通过设置电压重置电路67，可以防止其中电荷传送晶体管M1进入恒定导通状态的问题。

上述传统的升压电路具有以下描述的问题。在传统的升压电路中，基于从振荡电路10输出的一个振荡时钟100，通过相应的四相时钟产生电路29分别产生将要被提供给激励电路69的四相时钟209。同样，振荡时钟100的周期Tosc是由振荡电路10的结构确定的(具体地，由环形振荡器中包括的反相器和电容器所产生的延迟时间周期)，而时钟CLKT1iS和CLKT2iS之间的延迟时间周期Tcs是由四相时钟产生电路29其中相应一个的结构确定的(具体地，由延迟电路28所产生的延迟时间周期)。通过不同的电路确定周期Tosc以及延迟时间周期Tcs的原因有两个。第一，需要分别消除振荡时钟100之周期Tosc的电源电压特性等。第二，由各个四相时钟产生电路29所产生的延迟时间周期为几纳秒，以及需要的四相时钟产生电路29的数量与激励电路69的数量相同，使得四相时钟产生电路29每一个都要求小的尺寸。然而，在由不同的电路分别确定周期Tosc和延迟时间周期Tcs的升压电路中，根据例如电源电压、过程中的变化、温度波动等等操作条件，周期Tosc和延迟时间周期Tcs可能或者不可能变得相互成正比。因而，在给定的操作条件下，电荷传送的时间周期Ttr变得更短，导致电压升压效率下降。由于以上原因，也很难增加振荡时钟100的频率。

另外，在传统的升压电路中，第一升压器模块48和第二升压器模块49两者都包括振荡电路10和四相时钟产生单元29，因此，电路尺寸很大。此外，如果第一升压器模块48和第二升压器模块49都用相同的四相时钟209进行操作，电流同时流到两个升压器模块，导致峰值电流的增加。

此外，在传统的升压电路中，当时钟启动信号CP_EN的电平变为“L”时，将要提供到所有激励电路69上的四相时钟209同时保持在相同的电平。在这种情况中，不管激励电路69的状态，所有四相时钟209都保持在相同的电平，使得与正常状态相比，峰值电流增大。此外，如果电压Pout2比电压Pout1高，则因为第二升压器模块49的电流提供能力低于第一升压器模块48的电流提供能力，所以电压Pout2的升高时间变得更长。

此外，正如以上所述，为了防止电荷传送晶体管M1处于恒定导通状态的问题，升压器单元68以及62-64每一个都包括电压重置电路67。然而，在第一级升压器单元68中，开关晶体管M2的漏极端和基底节点都保持在电源电压VCC，以及因此，在电压重置信号CP_EN处于活动状态中时，如果电荷传送晶体管M1中的栅极电压的电平被控制到接近于接地电压的电平，则电流经由开关晶体管M2中的基底节点与源极节点之间的前向偏置PN结从电源VCC流到电荷传送晶体管M1的栅极端。因而，除电压重置电路之外，传统的升压电路需要时间控制电路，用于对电压重置信号ACTR被激活时间周期进行控制。结果，由于时间控制电路的尺寸，所以增加了升压电路的尺寸。

发明内容

因此，本发明的目的是提供一种能够解决上述问题的升压电路。

为了达到上述目的，本发明具有以下特征。

本发明的第一升压电路是基于多相时钟进行操作的升压电路，包括：振荡电路，用于输出彼此相位不同的多个振荡时钟；多相时钟产生电路，用于根据所述多个振荡时钟之间的相位差，产生多相时钟；以及激励电路，用于根据所述多相时钟来产生一个升压电压。

在上述升压电路中，多相时钟中包含的时钟之间的延迟时间周期是基于从振荡电路输出的多个振荡时钟之间的相位差来产生的，因此与振荡时钟的周期总是成正比例关系。因而，即使操作条件(例如电源电压、过程中的变化、以及温度波度等)改变，以及因而，振荡时钟的周期被改变，延迟时间周期也以相同的速度变化。因此，可以唯一地确定用于执行电压升压的电荷传送时间周期。因而，可以容易地设计允许实现期望的电荷传送时间周期的升压电路，以及也可以增加振荡时钟的频率。

在这种情况中，所述升压电路还包括：检测电路，用于将激励电路中产生的升压的电压与预定目标电压进行比较，以及输出控制信号，其中当升压电压小于目标电压时，该控制信号具有第一值，以及当升压电压大于目标电压时，该控制信号具有第二值；以及多相时钟传送控制电路，用于根据控制信号来控制是否将多相时钟从多相时钟产生电路传送到激励电路。在这种情况中，当多相时钟传送控制电路中止传送多相时钟时，多相时钟可以保持在中止传送多相时钟时取得的值，以及当由多相时钟产生电路所产生的多相时钟取得在中止被传送时取得的值时，多相时钟产生电路重新开始传送多相时钟。

在上述的升压电路中，激励电路在将相位差保持在与操作期间的相位差相同的水平时顺序地中止它们的操作。因此，当电压升压中止或重新开始时，可以防止在操作期间电流流动变得比大于峰值电流流动。

更优选地，多相时钟传送控制电路可以包括：控制信号存储电路，用于对于多相时钟之每个周期存储控制信号的值；以及时钟屏蔽电路，用于当存储的值等于第一值时，使多相时钟从其中通过，以及当在其它情况下时，使多相时钟保持在预定值。

这样，可以在多相时钟的周期内的预定时间点中止传送多相时钟，以及也可以在与中止传送的周期中相同的时间点重新开始传送多相时钟。

可替换地，多相时钟传送控制电路可以包括：多个控制信号存储电路，用于对于多相时钟的每个周期在不同时间存储控制信号的多个值；定时存储电路，用于存储控制信号存储电路中存储的任何值从第一值变为第二值的时间；以及时钟屏蔽电路，用于当控制信号存储电路中存储的值都等于第一值时，使多相时钟通过，以及当在其它情况下时，根据定时存储电路中存储的时间，使多相时钟保持在预定值。

因而，可以在一个周期内的多个时间中止传送多相时钟，因此当控制信号的值从第一值变为第二值时，可以立即中止对电压进行升压。因而，可以抑制超过目标电压电平的升压电压的数量。

本发明的第二升压电路是基于多相时钟进行操作的升压电路，包括：振荡电路，用于输出彼此相位不同的多个振荡时钟；多相时钟产生电路，用于基于所述多个振荡时钟之间的相位差产生多相时钟；以及多个激励电路，用于基于所述多相时钟产生彼此相位不同的多个升压电压。

在上述升压电路中，多相时钟中包含的时钟之间的延迟时间周期是基于从振荡电路输出的多个振荡时钟之间的相位差产生的，因此与振荡时钟的周期总是成正比例关系。因而，即使操作条件(例如电源电压、过程中的变化、以及温度波度等)改变，以及因此振荡时钟的周期被改变，延迟时间周期也以相同的速度变化。因此，可以唯一地确定用于执行电压升压的电荷传送时间周期。因而，可以容易地设计允许实现所期望的电荷传送时间周期的升压电路，以及也可以增加振荡时钟的频率。

此外，在上述升压电路中，即使在产生多个升压电压的情况中，也可以在用于产生升压电压的多个升压器模块之间共享振荡电路和多相时钟产生电路，因此可以减小升压电路的电路尺寸。

在这种情况中，所述升压电路还可以包括用于延迟多相时钟的多相时钟延迟电路，并且所述多个激励电路可以被提供有由多相时钟延迟电路通过不同时间周期进行延迟的多相时钟。

在上述升压电路中，多个激励电路在彼此不同的时间对电压进行升压。因而，可以使峰值电流在不同的时间流向激励电路。这样，可以将整个电路中的峰值电流抑制到与只包括一个激励电路的升压电路中的峰值电流相同的水平。

可替换地，升压电路还可以包括升压辅助电路，用于使得电流只按照从低电压输出端到高电压输出端的方向在多个激励电路的输出端之间流动，其中低电压输出端输出相对较低的升压电压，高电压输出端输出相对较高的升压电压。

在上述升压电路中，当从高电压输出端输出的升压电压低于从低电压输出端输出的升压电压时，电流流向升压辅助电路，以及当在其它情况下时，没有电流流向升压辅助电路。这样，可以减小相对较高的升压电压的升高时间。

更优选地，所述升压辅助电路可以包括N沟道晶体管，其中漏极端和接地端子都连接到低电压输出端，源极端连接到高电压输出端，并且本体(bulk)接地。

在上述升压电路中，所述N沟道晶体管用作二极管，以及因此可以容易地构造一个升压辅助电路，该升压辅助电路使电流只在从低电压输出端到高电压输出端的方向上流动。

可替换地，所述升压辅助电路还可以包括：第一N沟道晶体管，其中漏极端和接地端子都连接到低电压输出端，以及源极端连接到高电压输出端；第二N沟道晶体管，其中漏极端连接到低电压输出端，以及栅极端连接到高电压输出端；以及第三N沟道晶体管，其中漏极端连接到高电压输出端，以及栅极端连接到低电压输出端。在这种情况中，第二N沟道晶体管的源极端以及第三N沟道晶体管的源极端都连接到第一N沟道晶体管、第二N沟道晶体管、以及第三N沟道晶体管每一个的本体。

在上述升压电路中，所述N沟道晶体管用作二极管，以及因此可以容易地构造一个升压辅助电路，该升压辅助电路使电流只在从低电压输出端到高电压输出端的方向上流动。此外，第二和第三N沟道晶体管可以被用于控制第一N沟道晶体管的基底电压，从而抑制基底偏压效应的产生。因而，可以使得较大的电流流向升压辅助电路，由此进一步减小了相对较高的升压电压的升高时间。

本发明的第三升压电路是基于多相时钟进行操作的升压电路，包括：振荡电路，用于产生彼此相位不同的多个振荡时钟；多相时钟产生电路，用于基于所述多个振荡时钟产生多相时钟；以及激励电路，用于基于所述多相时钟电压产生升压电压。在这种情况中，激励电路包括多个彼此串联的升压器单元，多个升压器单元每一个包括：电荷传送晶体管，用于将输出电压从上一级中的电路传送到下一级中的电路；输出电压升压电容器，具有连接到电荷传送晶体管的输出端的第一电极，以及多相时钟中包含的第一时钟被施加到其上的第二电极；栅极电压升压电容器，具有连接到电荷传送晶体管的栅极端的第一电极，以及多相时钟中包含的第二时钟被施加到其上的第二电极；开关晶体管，用于执行转换，以使电荷传送晶体管的输入端耦合到其栅极端；以及电压重置电路，用于根据给定的重置控制信号来将电荷传送晶体管的栅极电压重置到预定电压电平；并且在第一级中的升压器单元中，所述重置信号的反相信号被施加到电荷传送晶体管的阱(well)以及开关晶体管的阱(well)，以及在除第一级之外的所有级中的升压器单元中，上一级中的电路的输出电压被施加到电荷传送晶体管的阱以及开关晶体管的阱。

在上述升压电路中，当电压重置信号被用来重置电荷传送晶体管的栅极电压时，没有静态电流流向激励电路。因而，不需要控制用于激活电压重置电路的时间周期，以及也不需要提供用于控制激活电压重置电路的时间周期的时间控制电路。这样，可以减小升压电路的电路尺寸。

正如以上所述，在本发明的升压电路中，时钟和振荡时钟的周期之间的延迟时间周期彼此都总是成正比例关系，因此可以获得期望的电荷传送时间，以及增加振荡时钟的频率。此外，多相时钟传送控制电路可以被用来抑制峰值电流的数量，以及由此抑制超出目标电压之电平的升压电压的数量。此外，在产生多个升压电压的情况中，振荡电路以及多相时钟产生电路可以在升压器模块之间被共享，从而可以减小电路尺寸。此外，上述多相时钟延迟电路可以被用于抑制峰值电流的数量。此外，所述升压辅助电路可以被用于减小升压电压的升高时间。此外，通过以上述方式构造第一级升压器单元，可以减小电路尺寸。

通过结合附图的以下详细说明，本发明的这些以及其它目的、特征、方面以及优点将更加明显。

附图简要说明

图1是描述根据本发明之实施例的升压电路之结构的方框图；

图2是描述包括在图1所示的升压电路中的振荡电路之示例性结构的示意图；

图3是描述包括在图1所示的升压电路中的四相时钟产生电路之示例性结构的示意图；

图4是描述包括在图3所示的四相时钟产生电路中的选择器之示例性结构的示意图；

图5是描述包括在图1所示的升压电路中的四相时钟延迟电路之示例性结构的示意图；

图6是描述包括在图1所示的升压电路中的四相时钟传送控制电路之第一示例性结构的示意图；

图7是描述包括在图1所示的升压电路中的四相时钟传送控制电路之示例性结构的示意图；

图8A、8B和8C每一个是描述包括在图1所示的升压电路中的激励电路之示例性结构的示意图；

图9是描述包括在图1所示的升压电路中的升压辅助电路之第一示例性结构的示意图；

图10是描述包括在图1所示的升压电路中的升压辅助电路之第二示例性结构的示意图；

图11是用于图3所示的四相时钟产生电路的时序图；

图12是用于图6所示的四相时钟传送控制电路的时序图；

图13是用于图7所示的四相时钟传送控制电路的时序图；

图14是描述图7所示的四相时钟传送控制电路在第一时间点中止四相时钟的传送的情况的时序图；

图15是描述图7所示的四相时钟传送控制电路在第二时间点中止四相时钟的传送的情况的时序图；

图16是描述传统的升压电路之结构的示意图；

图17是描述包括在升压电路中的四相时钟产生电路之示例型结构的示意图；

图18A和18B每一个是描述包括在传统的升压电路中的激励电路之示例性结构的示意图；以及

图19是用于图17所示的四相时钟产生电路的时序图。

具体实施方式

图1是描述根据本发明之实施例的升压电路之结构的方框图。该升压电路包括：振荡电路10、多个四相时钟产生电路20、四相时钟延迟电路30、第一升压器模块41、第二升压器模块42、以及升压辅助电路80。第一升压器模块41包括：在数量上与四相时钟产生电路20相等的四相时钟传送控制电路50、在数量上与四相时钟传送控制电路50相等的激励电路60、以及检测电路70。第二升压器模块42是以类似于第一升压器模块41的方式构造的。第一升压器模块41产生比电源电压高的电压Pout1，以及第二升压器模块42产生比电压Pout1高的电压Pout2。

图1所示的升压电路具有以下主要特征。具体地，四相时钟产生电路20基于从振荡电路10输出的多个振荡时钟100产生四相时钟200。由于四相时钟延迟电路30的操作，由四相时钟产生电路20所产生的四相时钟200在时间的多个增量中被延迟，以及被提供到第一升压器模块41和第二升压器模块42。四相时钟传送控制电路50结构特征在于：使得四相时钟200的传送在预定状态下中止。此外，激励电路60中包括的升压器单元的结构特征在于：使得减小升压电路的电路尺寸。此外，图1所示的升压电路的特征在于：包括用于减小电压Pout2的升高时间的升压辅助电路80。

以下说明都是基于假定图1所示的升压电路包括n个四相时钟产生电路20(此处n为等于或大于2的整数)，以及第一升压器模块41和第二升压器模块42每一个都包括n个四相时钟传送控制电路50以及n个激励电路60。此外，在以下描述中，i表示在1到n范围内的整数。

图1所示的升压电路通常按照以下描述的方式进行操作。振荡电路具有EN端，其中振荡启动信号OSC_EN被施加到EN端，用于控制是否提供振荡。在振荡启动信号OSC_EN的电平为“H”时，振荡电路10输出彼此相位不同的n个振荡时钟100(OSC1到OSCn)。四相时钟产生电路20基于从振荡电路10输出的四个振荡时钟100(例如，OSC1到OSC4)来产生四相时钟200，其中四相时钟200的每一个由不同相位的四个时钟组成(例如，CLKG11S、CLKT11S、CLKT12S、以及CLKG12S；在图1中，显示了CLK^**1S)。根据从检测电路70输出的时钟启动信号CP_EN，四相时钟传送控制电路50控制是否将四相时钟200从四相时钟产生电路20传送到激励电路60。在没有传送四相时钟200的情况中，来自四相时钟传送控制电路50的输出固定在H电平或L电平。激励电路60每一个根据从四相时钟传送控制电路50其中相应一个输出的四相时钟进行操作，以及产生比电源电压高的电压Pout1(或电压Pout2)。为了将从各个激励电路60输出的电压Pout1(或电压Pout2)控制在目标电压的电平，检测电路70基于电压Pout1(或电压Pout2)的电平将时钟启动信号CP_EN输出到四相时钟传送控制电路50。

四相时钟延迟电路30使得由四相时钟产生电路20产生的四相时钟200被延迟一个预定的时间周期Td。第一升压器模块41直接从四相时钟产生电路20接收四相时钟200，同时第二升压器模块42经由四相时钟延迟电路30接收四相时钟200。升压辅助电路80设置在第一升压器模块41之输出端和第二升压器模块42之输出端之间，升压辅助电路80使得电流只在从第一升压器模块41之输出端到第二升压器模块42之输出端的方向上流动。

下面，将通过参照图2-10来描述图1所示的电路的示例性结构。图2是描述振荡电路10的示例性结构的示意图。图2所示的振荡电路10包括NAND门11、(n-1)个反相器12、n个电容器13、以及n个缓冲器14。除缓冲器14之外的组件构成环形振荡器15。

图3是描述第i四相时钟产生电路20的示例性结构的示意图。在图3中，反相器21输出反相时钟OSCBi到OSCB(i+3)，其中反相时钟OSCBi到OSCB(i+3)是通过对从振荡电路10输出的信号OSCi到OSC(i+3)进行反相而获得的。例如，如图4所示，构造图3所示的选择电路22的每一个。图4所示的电路当输入S是“L”电平时输出输入A，以及当输入S是“H”电平时输出输入B。请注意：如图4所示的选择电路22也使用在除四相时钟产生电路20之外的电路中。

图5是描述四相时钟延迟电路30的示例性结构的示意图。图5所示的四相时钟延迟电路30包括n个延迟部分31。延迟部分31每一个都是多个反相器32相互串联的电路，以及使得由四相时钟产生电路20产生的四相时钟200被延迟一个延迟时间周期Td。请注意：图5所示的反相器32每一个都通过标记被示意性地表示，标记表示四个单一输入、单一输出反相器。

图6是描述四相时钟传送控制电路50的第一示例性结构的示意图，以及图7是描述四相时钟传送控制电路50的第二示例性结构的示意图。在图6和7中，当输入R在“H”电平时，锁存电路51、52以及56-58提供固定电平的输出(锁存电路51、52、以及58提供“H”电平输出，以及锁存电路56、57提供“L”电平输出)(重置操作)。可替换地，当输入R在“L”电平以及输入CK在“H”电平时，输入D没有经过处理而被输出(直接输出操作)。可替换地，当输入CK的电平从“H”变为“L”时，输入D被存储以及被输出(锁存操作)。锁存电路52和57每一个用作控制信号存储电路，用于存储时钟启动信号CP_EN。锁存电路58用作定时存储电路，用于存储锁存电路52和57中存储的任何值从“H”变为“L”的时间。此外，例如，图6和7所示的时钟屏蔽电路53和59根据锁存电路52中存储的值来屏蔽四相时钟200。

图8A、8B和8C每一个是描述激励电路60的示例性结构的示意图。如图8A所示，各个激励电路60包括四个升压器单元61-64。第一级中的升压器单元61是如图8B所示的类型，以及升压器单元62-64是如图8C所示的类型。第一级升压器单元61具有连接到反相器66的VINC端，并且最后级的升压器单元64具有连接到整流器晶体管65的输出端。

图9是描述升压辅助电路80的第一示例性结构的示意图。在图9中，升压辅助电路80a包括具有三阱结构的N沟道晶体管81。N沟道晶体管81具有P基底、N阱、以及P阱，它们被耦合到接地电压。此外，N沟道晶体管81具有连接到升压辅助电路80a之IN端的漏极端和栅极端，以及也具有连接到升压辅助电路80a之OUT端的源极端。这样，N沟道晶体管81用作二极管，使得电流只在从IN端到OUT端的方向上流动。

图10是描述升压辅助电路80的第二示例性结构的示意图。在图10中，升压辅助电路80b包括三个具有三阱结构的N沟道晶体管82、83和84。N沟道晶体管82具有如图9所示的N沟道晶体管81一样连接的漏极端、栅极端、以及源极端。N沟道晶体管83具有连接到升压辅助电路80b之IN端的漏极端，以及连接到升压辅助电路80b之OUT端的栅极端。N沟道晶体管84具有连接到升压辅助电路80b之OUT端的漏极端，以及连接到升压辅助电路80b之IN端的栅极端。N沟道晶体管83和84每一个具有连接到N沟道晶体管82-84之本体的源极端。类似于图9所示的N沟道晶体管81，N沟道晶体管82用作二极管，以及N沟道晶体管83和84控制N沟道晶体管82中的P阱电势。

下面，将要按照产生四相时钟200的方法、四相时钟延迟电路30、四相时钟传送控制电路50、激励电路60、以及升压辅助电路80的顺序对图1所示的升压电路进行详细说明。

首先，通过参考图11，描述用于产生四相时钟200的方法。正如以上所述，在振荡电路10中(图2)，NAND门11、反相器12、以及电容器13构成环形振荡器15。在从EN端输入的振荡启动信号OSC_EN处于“H”电平时，环形振荡器15进行振荡。更具体地，当由每一个反相器12引起的延迟时间周期被假定为Tos时，环形振荡器15输出在延迟时间周期Tos的多个增量被延迟的n个信号OSC1到OSCn，作为振荡时钟100。振荡时钟100每一个具有周期Tosc，其基于环形振荡器15中包括的反相器12的数量，通过Tosc＝Tos×(反相器数量+1)×2来表示。因而，Tosc＝Tos×2n。

在第i四相时钟产生电路20(图3)中，当从振荡电路10输出的信号OSCi下降时，时钟CLKG1iS下降。在经过时间周期Tcs之后，当OSC(i+1)升高时，时钟CLKG1iS升高。在经过另一个时间周期Tos之后，当时钟OSC(i+2)下降时，时钟CLKG2iS下降。在经过又一个时间周期Tos之后，当时钟OSC(i+3)升高时，时钟CLKG2Is升高。在经过电荷传送时间周期Ttr之后，当信号OSCi升高时，时钟CLKG2iS下降。在经过一个时间周期Tos之后，当时钟OSC(i+1)下降时，时钟CLKG2iS升高。在经过另一个时间周期Tos之后，当时钟OSC(i+2)升高时，时钟CLKG1iS下降。在经过又一个时间周期Tos之后，当时钟OSC(i+3)下降时，时钟CLKG1iS升高。图11通过例子的方式显示第(n-3)四相时钟产生电路20如何基于从振荡电路10输出的信号OSC(n-3)到OSCn来产生彼此相位不同的四个时钟CLKG1(n-3)S、CLKT1(n-3)S、CLKT2(n-3)S、CLKG2(n-3)S，作为四相时钟200。

在传统的升压电路(图16)中，由每一个四相时钟产生电路29产生的四相时钟209包含被四相时钟产生电路29中包括的延迟电路28在延迟时间周期Tcs的多个增量中延迟的时钟。另一方面，在根据本实施例的升压电路(图1)中，由每一个四相时钟产生电路29产生的四相时钟200包含基于从振荡电路10输出的振荡时钟100之间的相位差在延迟时间周期Tos的多个增量中被延迟的时钟。此外，在根据本实施例的升压电路中，周期Tosc和延迟时间周期Tos总是成正比例关系，例如Tosc＝Tos×2n。

因而，在根据本实施例的升压电路中，即使例如电源电压、过程中的变量、温度波动等操作条件被改变，以及由此周期Tosc被改变，延迟时间周期Tos也以相同的速度被改变。因此，可以唯一地确定用于执行电压升压的电荷传送时间周期Ttr。这样，可以容易地设计允许实现期望的电荷传送时间周期的升压电路，以及也可以增加振荡时钟100的频率。

接着描述的是四相时钟延迟电路30。由第i四相时钟产生电路20产生的四个时钟CLKG1iS、CLKT1iS、CLKT2iS、以及CLKG2iS都通过四相时钟延迟电路30在预定延迟时间周期Td的多个增量中被延迟，以及分别变为四个时钟CLKG1iK、CLKT1iK、CLKT2iK、以及CLKG2iK。在这里，延迟时间周期Td被确定，使得第一升压器模块41和42不同时操作，例如，使得时钟CLKG1iS、CLKT1iS、CLKT2iS、以及CLKG2iS的电平不与CLKG1iK、CLKT1iK、CLKT2iK、以及CLKG2iK的电平同时变化。

因此，使用包括四相时钟延迟电路30的升压电路，可以使峰值电流在不同的时间流到激励电路60。这样，可以将整个升压电路中的峰值电流抑制到与只包括一个激励电路的升压电路中的相同的水平。

接着，参考图12，描述四相时钟传送控制电路50a。假设在这里描述的例子中n为5，例如，升压电路包括5个四相时钟产生电路20，以及第一升压器模块包括5个四相时钟传送控制电路50a。

图12是用于四相时钟传送控制电路50a的时序图。以正如以上描述的方式，振荡电路10输出在延迟时间周期Tos的多个增量(increment)中被顺序延迟的5个信号OSC1到OSC5(在图12中，部分A显示了五个信号的一部分，例如，OSC1和OSC2)。参考图12中的部分B，第一四向时钟产生电路20基于四个信号OSC1到OSC4产生四个时钟CLKG11S、CLKT11S、CLKT21S、以及CLKG21S。参考图12中的部分D，由第二到第五四相时钟产生电路20产生的四相时钟200的电平都在与由第一四相时钟产生电路20产生的四相时钟200的电平被改变时的时间不同的时间被改变(为了简化图12的时序图，在部分D中只显示了五个四相时钟200中的两个，例如，CLKG1iS和CLKG2iS)。第i四相时钟传送控制电路50接收6个信号，例如，由第i四相时钟产生电路20产生的四个信号CLKG1iS、CLKT1iS、CLKT2iS、以及CLKG2iS、从CLKT1iS延迟了2×Tos的时钟CLKT1(i+2)S、以及从检测电路70输出的时钟启动信号CP EN。

在四相时钟传送控制电路50a(图6)中，当所有时钟CLKG1iS、CLKT1iS、以及CLKT1(i+2)S都变成“L”电平(在CLKG1iS的下降沿上)时，锁存启动信号LAT_EN的电平从“H”变为“低”。此时，锁存电路51提取时钟启动信号CP_EN，以及锁存电路52使锁存电路51的输出Q从其中通过。

时钟CLKG1iS、CLKT1iS、以及CLKT1(i+2)S都是在“L”电平状态持续一个时间周期Tos。在经过时间周期Tos之后，当时钟CLKG1iS升高时，LAT_EN的电平从“L”变为“H”，以及锁存电路52保持锁存电路51的输出Q。在LAT_EN的电平是“H”时，CP_EN下降，以及此后，LAT_EN的电平从“H”变为“L”以及进一步从“L”变为“H”。当LAT_EN的电平变回到“H”时，时钟激活信号CP_ACT_EN的电平变为“L”。在CP_ACT_EN的电平为“L”时，时钟屏蔽电路53分别将CLKG1iC、CLKT1iC、CLKT2iC、以及CLKG2iC保持在“L”、“L”、“H”、以及“L”。以这种方式，在CP_ACT_EN的电平为“L”时，由四相时钟产生电路20产生的四相时钟200没有被传送到激励电路60其中相应一个。

此后，当CP_EN的电平变成“H”，以及因而CP_ACT_EN的电平变为“H”时，时钟屏蔽电路53输出没有经过处理的四个输入时钟CLKG1iS、CLKT1iS、CLKT2iS、以及CLKG2is，作为CLKG1iC、CLKT1iC、CLKT2iC、以及CLKG2iC。以这种方式，在CP_ACT_EN的电平变为“H”时，由四相时钟产生电路20产生的四相时钟200被传送到激励电路60其中相应一个。

在四相时钟传送控制电路50a中，时钟激活信号CP_ACT_EN的电平只有当输入的四相时钟200处于预定状态时才被改变。具体地，在第i四相时钟传送控制电路50a中，CP_ACT_EN的电平只有当CLKG1iS、CLKT1iS变成“L”电平时(例如，当CLKG1iS下降时)才被改变。同样地，四相时钟传送控制电路50a只在振荡时钟100之周期内的预定时间执行转换，以传送四相时钟。

例如，考虑当如图12的部分B所示四相时钟200顺序地被输入第一四相时钟传送控制电路50时，CP_EN的电平如图12的部分E所示变化的情况。在这种情况下，即使CP_EN的电平变为“L”，CP_ACT_EN的电平保持“H”，直到CLKG11S下降。实际上，在CLK_EN的电平变为“L”之后，CP_ACT_EN的电平在CLKG11S在P2的下降沿变为“L”。在CLKG11S在P2下降之后，如图12的部分F所示，CLKG11C、CLKT11C、CLKT21C、以及CLKG21C的电平都保持在与当CLKG11S在P2下降时相同的电平(具体地，CLKG11C、CLKT11C、CLKT21C、以及CLKG21C分别保持在“L”、“L”、“H”、以及“L”电平)。因而，如图12的部分F所示，CLKG11C的信号脉冲在q3、q4以及q5以及CLKG21C的信号脉冲在q2、q3以及q4都没有被传送到相应于第一四相时钟传送控制电路50的第一激励电路60。

接下来，考虑在时钟的电平都被保持的周期(此后，称为“时钟保持周期”)之后，如图12所示CP_EN的电平变为“H”的情况。在这种情况下，如果CP_EN的电平变为“H”，那么CP_ACT_EN保持在“L”电平，直到CLKG11S下降。实际上，在CLK_EN的电平变为“H”之后，CP_ACT_EN的电平在CLKG11S在P5的下降沿变为“L”。在CLKG11S在P5的下降之后，如图12的部分F所示，四个输入时钟CLKG11S、CLKT11S、CLKT21S、以及CLKG21S没有经过处理被输出作为CLKG11C、CLKT11C、CLKT21C、以及CLKG21C。这样，CLKT21C的时钟脉冲在P6以及在P6之后和CLKT21C在P5以及在P5之后都被传送到第一激励电路60。

以这种方式，当CLKG11S在P2下降时，第一激励电路60中止它的操作。同样地，当CLKG12S在r3下降时，第二激励电路60中止它的操作；当CLKG13S在r2下降时，第三激励电路60中止它的操作；当CLKG14S在w2下降时，第四激励电路60中止它的操作；以及当CLKG15S在y2下降时，第五激励电路60中止它的操作。第i激励电路60只有当CLKG1iS下降时才中止它的操作。因为时钟CLKG1iS彼此相位不同，所以五个激励电路60在不同时间中止它的操作。此外，第i激励电路60只有当CLKG1iS下降时才重新开始电压升压，以及因此五个激励电路在不同时间重新开始电压升压。

在传统的升压电路中，当时钟启动信号CP_EN的电平变为“L”时，将要提供给激励电路的四相时钟同时保持在预定状态中，而不管激励电路的状态。因而，在传统的升压电路中，当中止或者重新开始电压升压时，在操作期间电流常常比峰值电流大。另一方面，在根据本发明的升压电路中，由于四相时钟传送控制电路50的动作，每一个升压器模块中包括的多个激励电路60在不同的时间中止或重新开始电压升压。这样，利用根据本实施例的升压电路，当中止或重新开始电压升压时，可以防止在操作期间电流流动比峰值电流流动大。

此外，在传统的升压电路(图16)中，激励电路69基于从检测电路70输出的时钟启动信号CP_EN而直接被控制。因而，为了产生多个升压的电压，对于每个升压电压，升压电路需要包括振荡电路10以及四相时钟产生电路29。另一方面，在根据本实施例的升压电路中，四相时钟传送控制电路50a基于从检测电路70输出的时钟启动信号CP_EN而被控制，使得激励电路69间接地被控制。因而，即使在产生多个升压电压的情况下，升压电路只需要包括一个激励电路10以及在数量上与升压器模块中包括的激励电路相等的四相时钟产生电路29。因而，可以减小升压电路的尺寸。

以上描述的四相时钟传送控制电路50a适用于例如一组四相时钟200被提供到一个激励电路60的升压电路。以及因此每个振荡电路10的周期只需要进行一次四相时钟200的传送控制。然而，如果四相时钟传送控制电路50a用于一组四相时钟200被提供到两个激励电路的升压电路，则结合升压电压中脉动的范围，可能出现以下描述的低效率。

在一组四相时钟200被提供到两个激励电路的升压电路中，两个激励电路在CLKG1iS的电平为“H”的周期以及在CLKG2iS的电平为“H”周期执行电压升压。因而，在从时钟启动信号CP_EN的电平变为“L”直到时钟激活信号的电平变为“L”的时间周期中，在最坏的情况下，CLKG1iS和CLKG2Is每个在同一时间变为“H”电平。因此，即使企图当CP_EN的电平变为“L”时使激励电路60立即中止，CLKG1iS的时钟脉冲以及CLKG2iS的时钟脉冲都被输入激励电路60的每一个，以及在最坏的情况下，激励电路60每一个在两个时间执行电压升压，例如，在紧挨着CLKG1iS的下降之后CP_EN的电平立即变为“L”时。例如，如图12的部分E所示，当CP_EN的电平变为“L”时，最好立即停止向每一个激励电路60提供时钟脉冲。然而，实际上，如图12的部分G所示，CLKG12C在r3的时钟脉冲以及CLKG22C在s2的时钟脉冲都被提供到第二激励电路60。因而，在CP_EN的电平变为“L”之后，额外的时钟脉冲被提供到激励电路60，使得电压Pout1的电平相当大地超过目标电压的电平，并且超越了升压电压中脉动的指定范围。

因而，如果需要用更高的精度来控制升压电压，优选地，例如使用如图7所示的四相时钟传送控制电路50b。四相时钟传送控制电路50b在振荡时钟100的每个周期执行多次(具体地，十次)转换，以传送四相时钟200。

下面，参考图13-15，针对n为5的情况，描述四相时钟传送控制电路50b(图7)。图13是用于四相时钟传送控制电路50b的时序图。在图13中，部分A、B、以及D到F都与图12所示的这些部分相同。图12中的部分G与图13中的部分G彼此不同之处在于：前者显示了CLKG12C在r3的时钟脉冲、CLKG15C在y2的时钟脉冲、CLKG22C在s5的时钟脉冲、以及CLKG25C在z4的时钟脉冲，然而后者没有显示这四个时钟脉冲。第i四相时钟传送控制电路50b接收七个信号，例如，由第i四相时钟产生电路20产生的四个时钟CLKG1iS、CLKT1iS、CLKT2iS、以及CLKG2iS；将要从CLKT1iS被延迟2×Tos的CLKT1(i+2)S；从检测电路70输出的时钟启动信号CP_EN；以及重置信号RST_EN。

正如以下所述，在四相时钟传送控制电路50b的每一个中，当重置被断开(例如，重置信号RST_EN是在“L”电平)并且从锁存电路52输出的第一时钟启动信号CP_EN_A1以及从锁存电路57输出的第二时钟启动信号CP_EN_A2都处于“H”电平时，四相时钟200被传送到相应的一个激励电路60。

当CLKG1iS、CLKT1iS、CLKT1(i+2)S都变为“L”电平时，第一锁存启动信号LAT EN1的电平从“H”变为“L”，以及当CLKG2iS、CLKT2iS、CLKT1(i+2)S分别变为“L”、“L”、“H”电平时，第二锁存启动信号LAT_EN2的电平从“H”变为“L”。然而，由于NAND门54和55的动作，LAT_EN1的电平只有当CP_EN_A2的电平为“H”时才变化，以及LAT_EN2的电平只有当CP_EN_A1的电平为“H”时才变化。

当LAT_EN1的电平从“H”变为“L”时，锁存电路51锁存时钟启动信号CP_EN。LAT_EN1的电平为“L”的状态持续一个时间周期Tos。当LAT_EN1的电平从“L”变为“H”时，锁存电路52保持锁存电路51的输出Q。以这种方式，CP_EN的电平顺序地被锁存电路51和锁存电路52锁存。同样地，CP_EN的电平顺序地被锁存电路56和锁存电路57锁存。

因而，在CP_EN的电平为“H”时，CP_EN_A1和CP_EN_A2两者都在“H”电平，以及因而时钟激活信号CP_ACT_EN的电平为“H”。当CP_ACT_EN的电平为“H”时，时钟屏蔽电路59输出没有经过处理的输入时钟CLKG1iS、CLKT1iS、CLKT2iS、以及CLKG2Is，作为CLKG1iC、CLKT1iC、CLKT2iC、以及CLKG2iC。以这种方式，在CP_ACT_EN的电平为“H”时，由四相时钟产生电路20产生的四相时钟200被传送到激励电路60。

图14是用于四相时钟200的传送在CLKG1iS下降之后被中止的情况的时序图。在从CLKG2iS的下降到CLKG1iS的下降的周期，如果CP_EN的电平从“H”变为“L”，则当CLKG1iS、CLKT1iS、以及CLKT1(i+2)S都变为“L(低)”电平时(在图14中CLKG1iS在P2下降时)，LAT_EN1的电平变为“L”。随后(在经过时间周期Tos之后)，当LAT_EN1的电平变为“H”时，CP_EN_A1的电平变为“L”，以及基本上同时，CP_ACT_EN的电平也变为“L”。因为当CP_ACT_EN的电平变为“L”时锁存电路58锁存CLKT1(i+2)S，所以锁存电路58的输出电平变为“L”。

在锁存电路58的输出电平为“L”以及CP_ACT_EN的电平为“L”的同时，当LAT_EN1的电平已经变为“L(低)”时，时钟屏蔽电路59分别保持CLKG1iC、CLKT1iC、CLKT2iC、以及CLKG2Ic在与CLKG1iS、CLKT1iS、CLKT2iS、以及CLKG2iS相同的电平(具体地，它们分别被保持在“L”、“L”、“H”、以及“L”电平)。以这种方式，在CP_ACT_EN的电平为“L”时，由四相时钟产生电路20产生的四相时钟200没有被传送到激励电路60。请注意：在LAT_EN1的电平为“L”时，由于NAND门的动作，LAT_EN2的电平被保持在“H”。在图14的部分C中，显示了CP_EN_A1如何屏蔽在“H”电平的LAT_EN2。

此后，当CP_EN的电平从“L”变为“H”以及随后CLKG1iS、CLKT1iS、CLKT1(i+2)S都变为“L”电平时(在图14中CLKG1iS在p5下降时)，LAT_EN1的电平变为“L”。随后(在经过时间周期Tos之后)，当LAT_EN1的电平变为“H”时，CP_EN_A1的电平变为“H”，以及基本上同时，CP_ACT_EN的电平也变为“H”。在CP_ACT_EN的电平变为“H”之后，由四相时钟产生电路20产生的四相时钟200再次被传送到激励电路60(在图14的部分D中，显示了CLKG1iC的时钟脉冲在p6以及p6之后如何被传送，以及CLKG2iC的时钟在q5以及之后如何被传送)。以这种方式，四相时钟传送控制电路50b在四相时钟200变为与传送中止时相同的电平之后重新开始由四相时钟产生电路20产生的四相时钟200的传送。因而，可以保持将要提供到激励电路60的四相时钟的连续性。

图15是用于四相时钟200的传送在CLKG2iS下降之后被中止的情况的时序图。在这种情况中，四相时钟传送控制电路50b之操作基本上与以上描述的在CLKG1iS下降之后中止四相时钟200之传送的操作相同。具体地，在从CLKG1iS的下降到CLKG2iS的下降的周期，当CP_EN的电平从“H”变为“L”时，以及随后，当CLKG2iS和CLKT2iS变为“L”电平以及CLKT1(i+2)S变为“H”电平时(在图15中CLKG2iS在q2下降时)，LAT_EN2的电平变为“L”。随后(在经过时间周期Tos之后)，当LAT_EN2的电平变为“H”时，CP_EN_A2的电平变为“L”，以及基本上同时，CP_ACT_EN的电平变为“L”。因为当CP_ACT_EN的电平变为“L”时锁存电路58锁存CLKT1(i+2)S，所以锁存电路58的输出电平变为“H”。

在锁存电路58的输出电平为“H”以及CP_ACT_EN的电平为“L”的同时，当LAT_EN2的电平已经变为“L”时，时钟屏蔽电路59分别保持CLKG1iC、CLKT1iC、CLKT2iC、以及CLKG2iC在与CLKG1iS、CLKT1iS、CLKT2iS、以及CLKG2iS相同的电平(具体地，它们分别在“L”、“H”、“L”、以及“L”电平)。请注意：在LAT_EN2的电平为“L”时，由于NAND门的动作，LAT_EN1的电平被保持在“H”。在图15的部分C中，显示了CP_EN_A2如何屏蔽在“H”电平的LAT_EN1。

此后，当CP_EN的电平从“L”变为“H”时，以及随后，当CLKT2iS、CLKG2iS变为“L”电平以及CLKT1(i+2)S变为“H”电平时(在图15中CLKG2iS在q5的下降时)，LAT_EN2的电平变为“L”。随后(在经过时间周期Tos之后)，当LAT_EN2的电平变为“H”时，CP_EN_A2的电平变为“H”，以及基本上同时，CP_ACT_EN的电平也变为“H”。在CP_ACT_EN的电平变为“H”之后，由四相时钟产生电路20产生的四相时钟200再次被传送到激励电路60(在图15的部分D中，显示了CLKG1iC的时钟在p6以及p6之后如何被传送，以及CLKG2iC的时钟在q6以及q6之后如何被传送)。以这种方式，当四相时钟200变为与传送中止时相同的电平时，四相时钟传送控制电路50b重新开始由四相时钟产生电路20产生的四相时钟200的传送。这样，可以维持将要提供到激励电路60的四相时钟的连续性。

正如以上所述，在首先描述的包含有四相时钟传送控制电路50a的升压电路中(图6)，存在激励电路60在时钟启动信号CP_EN变为“L”电平之后可能操作两次的可能性，然而在较后描述的包含有四相时钟传送控制电路50b的升压电路中(图7)，激励电路60在时钟启动信号CP_EN变为“L”电平之后最多只操作一次。因此，利用后者的升压电路，可以抑制超过目标电压之电平的升压电压的数量，由此减小了升压电压中脉动(ripple)的范围。

接着，参考图8A-8C，详细描述激励电路60。激励电路60基于与包括在传统升压电路(图18)中的激励电路69相同的原理对电源电压进行升压。因此，通过激励电路60进行的电压升压在这里被省略，以及只描述了第一级升压器单元61，其为本实施例之激励电路60的特有特征。正如以上所述，在每一个激励电路60中包括的四个升压器单元61-64当中，第一级升压器单元61是如图8B所示类型的升压器单元，以及其它升压器单元62-64都是如图8C所示类型的升压器单元。

升压器单元61-64每一个接收来自激励电路60外部设置的控制电路(未显示)的电压重置信号ACTR。当电压重置信号ACTR是非活动的(“L”)时，反相器66的输出电平为“H”，并且电源电压VCC被施加到升压器单元61的VINC端。

现在，考虑这样一种情况，即当电压重置信号ACTR是非活动的并且激励电路60正执行电压升压时，目标电压突然从高电平转换到低电平。在这种情况下，正如在传统的激励电路69(图18A和18B)中的一样，激励电路60可能会遇到电荷传送晶体管被带入恒定导通状态的问题。因而，为了防止这个问题，当电压重置信号ACTR的电平变化时，在预定的时间周期，对电压重置信号ACTR进行设定，使其为活动的(“H”)。

当电压重置信号ACTR被设定为“H”电平时，反相器66的输出电平变为“L”电平，以及升压器单元61的VINC端被耦合到接地电压。结果，包括在升压器单元61中的开关晶体管M2的漏极端、源极端、以及P阱都被耦合到接地电压，使得没有静态电流被施加到开关晶体管M2。此外，电荷传送晶体管M1的栅极电压等于接地电压，以及因此即使电源电压VCC被施加到VIN端，也没有电流从VIN端流向VO端。此外，接地电压被施加到电荷传送晶体管M1的P阱，以及因此没有电流流向电荷传送晶体管M1的漏极端(例如，升压器单元61的VIN端)或源极端(例如，升压器单元61的VO端)，因为没有前向偏置PN结。因此，即使电压重置电路67被激活，也没有静态电流流过。

在完成重置之后，当电压重置信号ACTR的状态从活动的(“H”)变为非活动的(“L”)时，NMOS晶体管变成非导通状态的，并且电源电压VCC被施加到VINC端。因而，即使此后电荷传送晶体管M1的栅极电压逐渐被升压，升压的电荷也没有损失，以及因此激励电路60可以正常地执行电压升压。同样地，类似于传统的激励电路69，激励电路60可以被用来防止电荷传送晶体管M1被带入恒定导通状态的问题。

正如以上所述，在包括具有激励电路60的升压器单元中，在激励电路60未激活时，即使通过激活电压重置电路67，也没有静态电流流过。因此，不需要控制电压重置信号ACTR是活动的时间，以及因此，不需要用于此控制的时间控制电路。这样，可以减小升压电路的电路尺寸。

接着，参照图9和10，详细描述升压辅助电路80。正如以上所述，升压辅助电路80是电流只在从IN端到输出端的方向上流动的电路，并且所述电路设置在第一升压器模块41的输出端和第二升压器模块42的输出端之间。如果电压Pout2高于电压Pout1，那么升压辅助电路80的IN端被耦合到第一升压器模块41的输出端，以及升压辅助电路80的OUT端被耦合到第二升压器模块42的输出端。

当电压Pout1和电压Pout2同时升高时，如果升压电路没有提供任何指定的功能，则电压Pout2的升高要慢于电压Pout1的升高。因而，图1所示的升压电路包括升压辅助电路80，以便减小电压Pout2的升高时间。直到电压Pout1达到目标电压的电平，电压Pout1才比电压Pout2升高的更快。直到这个时间点，在升压辅助电路80中，电流在从IN端到OUT端的方向上流动，例如，在从第一升压器模块41之输出端到第二升压器模块42之输出端的方向上。因此，直到电压Pout1达到目标电压电平，与没有辅助的情况相比，利用升压辅助电路80的辅助，电压Pout2上升的更快。

在电压Pout1达到目标电压电平之后，它不再升高。另一方面，电压Pout2利用辅助继续升高，以变得等于Pout1，并且还继续升高。然而，在升压辅助电路80中，没有电流在从OUT端流到IN端的方向上流过，以及因此在电压Pout2超过电压Pout1之后，没有电流流向升压辅助电路80。因而，在电压Pout2超过电压Pout1之后，升压辅助电路80不再影响电压Pout1和电压Pout2。

正如以上所述，在相对较高的目标电压的一侧的升压电压比相对较低的目标电压一侧的升压电压低时，升压辅助电路80辅助在相对较高的目标电压的一侧的升压电压升高，以及在它们电平之间的关系颠倒之后，升压辅助电路80不再影响升压电压。因而，利用包括升压辅助电路80的升压电路，可以减小相对较高的目标电压一侧的升压电压的升高时间。

升压辅助电路80例如是如图9或10所示类型的电路。正如以上所述，图9所示的升压辅助电路80a中包括的N沟道晶体管81用作使电流只在从IN端到OUT端的方向上流过升压辅助电路80a的二极管。更具体地，在IN端的电压电平高于OUT端的电压电平时，电流在从IN端到OUT端的方向上流动，此时IN端的电压电平为Vin，OUT端的电压电平为Vout，以及N沟道晶体管81的阈值电压为Vt，电压Vout升高到(Vin-Vt)。

在升压辅助电路80中，N沟道晶体管81的本体(图9中的B表示)被耦合到接地电压。因而，当电压Vin升高时，由于基底偏压效应，阈值电压Vt也升高，使得减小了电压Vout的最大电压电平。因而，在从第二升压器模块42输出的电压Pout2(例如，在OUT端的电压)超过从第一升压器模块41输出的电压Pout1(例如，在IN端的电压)之后，没有电流流向N沟道晶体管81。这样，可以实现完全断开状态。

正如以上所述，在IN端的电压电平高于OUT端的电压电平时，包括升压辅助电路80a的升压电路使电流从其中流过，以辅助OUT端的电压的升高，以及在所述电压电平之间的关系被颠倒之后，可以实现完全断开状态。

接着，详细描述图10所示的升压辅助电路80b。当IN端的电压电平高于OUT端的电压电平时，N沟道晶体管84的漏极电压低于其栅极电压，以及因此N沟道晶体管84变为导通状态，使得在Out端的电压被施加到阱节点。此外，在N沟道晶体管83中，栅极电压和源电压变得基本上彼此相等，使得漏极电压变得高于栅极电压和源极电压，使得N沟道晶体管83被带入断开状态。结果，阱节点的电压电平变得等于OUT端的电压电平。

另一方面，在OUT端的电压变得高于IN端的电压之后，N沟道晶体管83的栅极电压低于其漏极电压，以及因此N沟道晶体管83变为导通状态，使得IN端的电压被施加到阱节点。此外，在N沟道晶体管84中，栅极电压和源极电压变得基本上相等，并且因此漏极电压变的高于栅极电压和源极电压，使得N沟道晶体管84被带入OFF(断开)状态。因而，阱节点的电压电平变得等于IN端的电压电平。

正如以上所述，阱节点的电压电平变得等于IN端的电压电平和OUT端的电压电平中较低的一个。因为IN端的电压电平和OUT端的电压电平中较低的一个被施加到N沟道晶体管82的阱节点，所以即使IN端的电压电平高于OUT端的电压电平，也可以抑制基底偏压效应的发生。此外，在OUT端的电压电平变的高于IN端的电压电平之后，因为没有前向偏置PN节点，所以没有电流流动，以及因此可以实现完全的OFF状态。

同样地，包括升压辅助电路80b的升压电路实现了类似于由包括升压辅助电路80a的升压电路所达到的效果。而且，利用包括升压辅助电路80b的升压电路，即使IN端的电压电平高于OUT端的电压电平，也可以抑制基底偏压效应的发生，以及有效地辅助OUT端的电压电平的升高。

存在多种根据本实施例的上述升压电路的变型。例如，升压电路可以包括三个或多个升压器模块。此外，每一个升压器模块中包括的四相时钟电压控制电路和激励电路可以在数量上彼此不同，其数量可能小于四相时钟产生电路的数量。此外，激励电路60可以被不同于四相时钟的多相时钟所驱动。此外，通过参照图2-9，已经描述了用于升压电路中包括的每一个电路的示例性结构，所述电路结构仅仅是是说明性的，并且可以使用除所描述的这些电路之外的电路。

本发明的升压电路具有多个特有特征，例如小的电路尺寸、高的操作效率、低的电流消耗等等，以及因此可以被有利地用在非易失性存储器中，例如快速EEPROM或者包含有这种存储器的微型计算机。

虽然已经详细描述了本发明，但先前的描述是在所有方面都是说明性的，而非限制性的。应当理解，可以设计出许多其它变型以及变化，而没有背离本发明的范围。

Claims (10)

1、一种基于多相时钟进行操作的升压电路，包括：

振荡电路，用于输出彼此相位不同的多个振荡时钟；

多相时钟产生电路，用于根据所述多个振荡时钟之间的相位差，产生所述多相时钟；以及

激励电路，用于根据所述多相时钟，产生一升压电压。

2、根据权利要求1的升压电路，还包括：

检测电路，用于将在所述激励电路中产生的所述升压电压与一预定目标电压进行比较，以及输出一控制信号，其中，当所述升压电压低于所述目标电压时，所述控制信号取得第一值，以及当所述升压电压高于所述目标电压时，所述控制信号取得第二值；以及

多相时钟传送控制电路，用于根据所述控制信号来控制是否将所述多相时钟从所述多相时钟产生电路传送到所述激励电路，

其中，当所述多相时钟传送控制电路中止传送所述多相时钟时，所述多相时钟保持在中止传送所述多相时钟时取得的值，以及当由所述多相时钟产生电路产生的所述多相时钟取得在中止被传送时获取的值时，所述多相时钟传送控制电路重新开始传送所述多相时钟。

3、根据权利要求2的升压电路，其中，所述多相时钟传送控制电路包括：

控制信号存储电路，用于对于所述多相时钟之每一个周期存储所述控制信号的值；以及

时钟屏蔽电路，用于当所述存储的值等于所述第一值时，使所述多相时钟从其中通过，以及当在其它情况下时，将所述多相时钟保持在一预定值。

4、根据权利要求2的升压电路，其中，所述多相时钟传送控制电路包括：

多个控制信号存储电路，用于对于所述多相时钟之每一个周期存储所述控制信号在不同时间的多个值；

定时存储电路，用于存储所述控制信号存储电路中存储的任何值从所述第一值变为所述第二值的时间；以及

时钟屏蔽电路，用于当存储在所述控制信号存储电路中的所述多个值都等于所述第一值时，使所述多相时钟通过，以及当在其它情况下时，根据存储在所述定时存储电路中的所述时间，将所述多相时钟保持在一预定值。

5、一种基于多相时钟进行操作的升压电路，包括：

振荡电路，用于输出彼此相位不同的多个振荡时钟；

多相时钟产生电路，用于根据所述多个振荡时钟之间的相位差，产生所述多相时钟；以及

多个激励电路，用于基于所述多相时钟，产生彼此电平不同的多个升压电压。

6、根据权利要求5的升压电路，还包括多相时钟延迟电路，用于延迟所述多相时钟，其中，所述多个激励电路被提供有由所述多相时钟延迟电路延迟不同时间周期的多个多相时钟。

7、根据权利要求5的升压电路，还包括升压辅助电路，用于使电流只按照从低电压输出端到高电压输出端的方向在所述多个激励电路的输出端之间流动，所述低电压输出端输出相对较低的升压电压，所述高电压输出端输出相对较高的升压电压。

8、根据权利要求7的升压电路，其中，所述升压辅助电路包括N沟道晶体管，其中，所述N沟道晶体管的漏极端和栅极端连接到所述低电压输出端，源极端连接到所述高电压输出端，以及本体被接地。

9、根据权利要求7的升压电路，

其中，所述升压辅助电路包括：

第一N沟道晶体管，其中，所述第一N沟道晶体管的漏极端和栅极端连接到所述低电压输出端，以及源极端连接到所述高电压输出端；

第二N沟道晶体管，其中，所述第二N沟道晶体管的漏极端连接到所述低电压输出端，以及栅极端连接到所述高电压输出端；以及

第三N沟道晶体管，其中，所述第三N沟道晶体管的漏极端连接到所述高电压输出端，以及栅极端连接到所述低电压输出端，以及

其中，所述第二N沟道晶体管的源极端和所述第三N沟道晶体管的源极端都连接到所述第一N沟道晶体管、所述第二N沟道晶体管、以及所述第三N沟道晶体管每一个的本体。

10、一种基于多相时钟进行操作的升压电路，包括：

振荡电路，用于输出彼此相位不同的多个振荡时钟；

多相时钟产生电路，用于基于所述多个振荡时钟，产生所述多相时钟；以及

激励电路，用于根据所述多相时钟，产生一升压电压；

其中，所述激励电路包括彼此串联的多个升压器单元，

其中，所述多个升压器单元的每一个包括：

电荷传送晶体管，用于把来自上一级中的电路的输出电压传送到下一级中的电路；

输出电压升压电容器，具有连接到所述电荷传送晶体管之输出端的第一电极；以及所述多相时钟中包含的第一时钟被施加在其上的第二电极；

栅极电压升压电容器，具有连接到所述电荷传送晶体管之栅极端的第一电极，以及所述多相时钟中包含的第二时钟被施加在其上的第二电极；

开关晶体管，用于执行转换，以将所述电荷传送晶体管的输入端耦合到其栅极端；以及

电压重置电路，用于根据给定的重置控制信号，将所述电荷传送晶体管的栅极电压重置到一预定电压电平，以及

其中，在第一级的升压器单元中，所述重置控制信号的反相信号被施加到所述电荷传送晶体管的阱以及所述开关晶体管的阱上，以及在除所述第一级之外的任何级的升压器单元中，所述上一级中的电路的输出电压被施加到所述电荷传送晶体管的阱以及所述开关晶体管的阱。

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