CN1203424A - 铁电存储器件 - Google Patents
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Abstract
本发明可通过使交叉连接信号触发来反转极化强度,然后,在使直接连接信号触发、读出数据、执行写回操作且在数据输出时执行触发位和“异或”操作并输出数据之后,利用一开关电路来执行交叉连接。因此,在构成存储单元的两个铁电电容中,一个铁电电容在读操作时极化强度反转而在写回操作时不发生极化强度反转,而另一个铁电电容则在读操作时极化强度不反转而在写回操作时极化强度反转。这样就可能均衡两个铁电电容的疲劳现象,并进而延长非易失性铁电存储器件的使用寿命。
Description
本发明涉及一种使用薄铁电膜的非易失性铁电存储器件。具体来说，本发明涉及一种2T/2C型铁电存储器，它的一个存储单元中含有两个铁电电容和两个MOS晶体管。
使用铁电材料的非易失性铁电随机存取存储器(FeRAM)在铁电电容的剩余极化强度方向上进行非易失性存储。对2T/2C型铁电存储器来说，一个存储单元含有两个铁电电容和两个MOS晶体管。这种存储器通过对两个铁电电容以相反的方向进行极化来保存1位的信息。
例如，图7显示了在美国专利No.4873664和日本公开专利出版物A-63-201998中揭示的2T/2C型铁电存储器的组成。
这种传统的铁电存储器包括：含有正位线21、22及负位线31、32的位线对；在字线11到1n的交叉部分之间以阵列形排列的存储单元10(MS)；位于各位线对上的充电电路9；位于各位线对上的读出放大器8；以及Y开关电路7。Y开关电路7能有选择性地将位线对和数据线对161、162…，数据放大器(DA)131，122，在数目上相等地与数据线对161、162相连接，将写缓冲器(WB)141、142在数目上相等地与数据线对161，162相连。
存储单元10排列于相同字线11到1n之上。排列于相同字线11到1n之上的存储单元10含有一个字，它形成了存储数据的一个读/写访问单元。
锁存型读出放大器8能够放大各位线对之间的微小电势差，有较低电势的线设为0V而有较高电势的线设为VCC。因此，读出放大触发信号12为相对于0V的电源信号(VCC)。
含有一个字的位线对通过Y开关电路7，被有选择性地连接至数据线对161、162。此数据线对161、162包括两个数据线：正数据线和负数据线，它们与含有字的位逐一对应。
Y开关电路7仅在Y开关触发信号19为VCC电平时，将指定的位线对和数据线对连接起来。在各数据线对上连接有一个数据放大器131、132…的辅助输入以及一个写缓冲器141、142…的辅助输出。
数据放大器131、132…将出现于数据线对上的各数据进行放大，并向外部输出数据281、282…。
在写触发信号17为VCC期间，写缓冲器141、142…可将由外部源提供的输入数据291、292…输出至数据线对161、162…。具体来说，当Y开关电路7触发且读出放大器也触发时，向数据线对161、162…输出的数据将被输出至与Y开关电路7相连接的读出放大器8。
参考图8，存储单元10由两个铁电电容22、23和两个N沟道MOS晶体管20、21构成。
以下将对位于字线11与位线对(它含有正位线21和负位线31)的交叉部分之间的存储单元10进行说明。
铁电电容22、23的一个电极通过N沟道MOS晶体管20分别与正位线21和负位线31相连接。它们的另一个电极与极板线4相连。另外，两晶体管20、21的栅极都连接至字线11。
参考图9，一个预充电电路9由N沟道MOS晶体管24、25构成。因为该电路9将位线对预充电至0V，所以当数据的读和写处于等待而并未被执行时，位线预充电信号11为VCC。
以下将对传统铁电存储器的读操作进行说明。首先，位线预充电信号11从VCC下降到0伏，然后位线对也将漂移到0伏。接下来，字线11变成0伏。另外，当极板线4从0伏上升到VCC时，字线上所选定的所有存储单元10的铁电电容22、23上都将加有一个电压。该电压会使两铁电电容中的一个电容的极化方向反转，然后通过铁电电容所提供的大量电荷，使其连接的位线上的电压增大。因此，由于另一个铁电电容的极化方向并未反转，使得其连接的位线上的电压相对于另一个位线而降低。
以下，为了简化说明，正位线(负位线)将相对于负位线(正位线)而呈现出较高的电压。在这种情况下，正位线与负位线之间的电压差将被读出放大器8放大。通过此举，使得正位线(负位线)上呈现高电压VCC而负位线(正位线)上呈现低电压0伏。
因此，在Y开关电路触发信号19触发期间，位线对21、31将通过Y开关电路7与数据线对161相连接。最后，在位线对161上出现的信号将被数据放大器131放大并被作为输出数据281而输出。因为正位线(负位线)处于高电压，所以输出数据为“1”(“0”)。
当数据被读取后，两铁电电容22、23位于极板线4侧的电压都为高电压。因此，如果两侧的电压都为0伏，则剩余极化强度都同相。为了在下次访问时读入相同的数据，就有必要两次写回数据。在这种传统铁电存储器中，写回操作执行如下。
首先，在读出放大器8处于触发状态下，极板线4从VCC下降至0VV。接下来，读出放大器8加入无效状态，位线预充电信号11从0V上升至VCC且两个位线都为0V。最后，在字线处于0V时，铁电电容22，23与位线分离。在读期间极化方向未反转的铁电电容降低极板线4的电压之前，0V被加在位线一侧而VCC被加在极板线4侧。当此铁电电容降低极板线电压至0V时，其两侧电压都为0V，如图10所示，剩余极化强度保持在Q-V平面中的B点。
与此相反，当在读期间极化方向反转的铁电电容降低极板线4的电压时，VCC被加在位线一侧而0位被加在极板线4侧。当此铁电电容使位线降低至0V时，其两侧电压都为0V，并如图10所示，剩余极化强度保持在Q-V平面中的A点。在此铁电存储器中，极化强度会因写回操作而反转一次。通过这种写回操作，相同数据的读取甚至在连续读取期间也可得到保证。
遗憾的是，在这个传统实例中存在一个不平衡，即，在其中一个铁电电容中每次进行上述读/写回存取时，其极化强度都反转两次，而在另一个铁电电容中则不发生极化反转。图11(a)显示了当极化强度发生两次反转时，Q-V平面中铁电电容极化强度的轨迹，图11(b)显示了当不发生极化强度反转时，Q-V平面中铁电电容极化强度的轨迹。在这种情况下，当在传统的2T/2C型铁电存储器中重复读取数据时，其中一个铁电电容将重复反转其极化强度。此外，在另一个铁电电容中将重复加有一个单方向的电压脉冲。
以下将对此传统铁电存储器的写操作进行说明。
下面将对把输入数据291写入位于字线11和位线对(它含有正位线21和负位线31)的交叉部分之间的存储单元10的操作进行说明。
在铁电存储器的写操作中，由外部源提供的输入数据291被写入一个随机字中，由于铁电存储器是一种破坏性读出型存储器，必须保护存储器10所存储的数据，因为它与欲被写入的存储器共享了线11。因此，首先利用与读取操作同样的处理，通过读出放大器8首先要对字线11上的存储单元10的存储数据进行放大和锁存。
接下来，Y开关电路7被触发，并利用写缓冲器141将输入数据291输出至数据线对161。此时，位线对(21，31)利Y开关电路7有选择性的连接至数据线对161。该连接可将输入数据291锁存至与位线对(21，31)相连接的读出放大器8，且不干扰其它读出放大器的数据。因此，极板线4的电压下降，位线被预充电至0V，而且字线11的电压下降，其过程与前面所述的写回过程相同。
一般来说，铁电电容的剩余极化强度随其重复反转次数的增加而减小，这一点已经广为人知。这种现象称为疲劳现象。在一个铁电存储器中，如果剩余极化强度减小，则在读期间输出到位线的信号电压也相应减小。另外，如果输出至位线的位线信号电压下降到读出放大器的输入偏置电压以下时，则铁电存储器一般会失去功能。
当在上述传统铁电存储器中对相同的数据进行重复读入时，将会出现一个问题，即，疲劳现象将集中出现在一个铁电电容上。而这种疲劳的集中决定了整个铁电存储器的使用寿命。
本发明的另一个目的是提供一种铁电存储器，它能够对构成电容对的铁电电容的疲劳现象进行均衡。
本发明的另一个目的是通过均衡铁电电容的疲劳现象来延长铁电电容的使用寿命。
本发明进一步的目的是延长铁电电容的使用寿命而不降低存储器的读写速度。
为达到上述各目的，本发明通过这样一个机制来完成极化强度的反转，即，在直接连接信号被触发且进行数据读入后，使一个交叉连接信号触发，利用开关电路执行交叉连接，以进行写回，并在数据输出时，执行触发位和“异”操作并输出数据。
因此，在构成存储单元的两个铁电电容中，一个铁电电容在读操作时极化强度反转而在写回操作时不发生极化强度反转，另一个铁电电容则在读操作时极化强度不反转而在写回操作时极化强度反转。这样就可能均衡两个铁电电容的疲劳现象，并进而延长非易失性铁电存储器件的使用寿命。
具体来说，本发明所述的非易失性铁电存储器件含有多个以行列形式排列的存储单元。这些存储单元含有多个铁电电极，它们根据极化状态和所连接的位线而保持状态“0”或“1”。
此外，该铁电存储器还含有一个开关电路，它可以在将从存储单元读出的数据写回存储单元时反转数据的符号；一个触发位存储器，它可存储代表符号状态的触发位，该符号状态由开关电路切换；以及一个再开关电路，它可根据从存储单元读出的数据和从触发位存储器读出的触发位，利用开关电路将反转符号恢复为其正常状态。
这些措施可以使成对的铁电电容在读出/写回期间所产生的疲劳现象得到均衡，并可使传统2T/2C型铁电存储器的使用寿命延长一倍。
图1示意性地显示了根据本发明第一个优选实例所述非易失性半导体存储期器件的组成；
图2为图1所示开关电路18的示意图；
图3为一个时序图，它显示了图1中星号外读出和写回期间的操作。
图4(a)显示了当在读出期间发生极化强度反转时，铁电电容在Q-V平面中的轨迹点。图4(b)显示了当在读出期间不发生极化强度反转时，构成图1中存储单元10的两个铁电电容中另一个电容在Q-V平面中的轨迹点；
图5示意性地显示了根据本发明第二个优选实例所述非易失性半导体存储期器件的开关电路58的组成；
图6示意性地显示了根据本发明第三个优选实例所述非易失性半导体存储期器件的开关电路68的组成；
图7示意性地显示了传统2T/2C型铁电存储器的组成。
图8为图7中存储单元10的示意图。
图9为图7中预充电电路9的示意图。
图10显示了铁电电容极化强度的特征。
图11(a)显示了当极化强度发生两次反转时，铁电电容在Q-V平面中的轨迹点。图11(b)显示了当在传统铁电存储器中不发生极化强度反转时，铁电电容在Q-V平面中的轨迹点。
接下来，将参考附图对本发明进行详细说明。
图1为一个框图，它显示了根据本发明第一个优选实例所述的铁电存储器的组成。本图中各组成元件的符号和序号都与图7相同。
本优选实例中的铁电存储器含有多个存储单元50，它们可保存触发位以用于判断存储于相应字中的数据是否与写入数据或其反转数据逻辑相等。存储单元50的组成与存储单元10相同。另外，在通过数据放大器131，132，…和写缓冲器141，142，…进行读写操作时，存储单元50可分配用于每个作为数据单元的字。
在图1所示的实例中，该铁电存储器还包括位于存储单元10和读出放大器8之间的开关电路18，位于开关电路18前后的预充电电路9以及“异或”电路151，152。
此外，在存储单元50的位线对(2t，3t)上还连接有数据放大器(DA)13t和写缓冲器(WB)14t，以便通过Y开关电路7和数据线对16t来保存触发位，其连接方法与其它位线对的连接方法类似。
与字的“第i”位相对应的位线对在图中表示为正位线2i和负位线3i，而与触发位相对应的位线对在图中表示为正位线2t和负位线3t。另外，两晶体管的栅极连接在一个字线上。
参考图2，开关电路18含有四个N沟道晶体管31，32，33，34。一个位线对由N沟道MOS晶体管31，32(其栅极上接有直接连接信号)和N沟道MOS晶体管33，34(其栅极上接有交叉连接信号)构成。
在此开关电路18中，当直接连接信号5被触发时，N沟道MOS晶体管31，32导通。当这些晶体管31，32导通时，正位线和辅助端被直接连接起来。换句话说，正位线21和辅助端261相连接，而负位线31则与辅助端272相连。
此外，在开关电路18中，当交叉连接信号6被触发时，N沟道MOS晶体管33，34导通。当这些晶体管33，34导通时，正位线和辅助端被交叉连接。换句话说，正位线21和辅助端271相连接，而负位线31则与辅助端262相连。
在本优选实例中，因为接近VCC的信号是连接在开关电路的两个方向上，所以有必要使直接连接信号5和交叉信号6的触发电平仅比VCC高一个MOS晶体管的阈值电压部分。但是，在图2所示的实例中，因为一个读出放大器可仅由四个MOS晶体管构成，其效果是减少了电路的数目。
“异或”电路151，152…对各数据放大器131，132…的输出和数据放大器13t的输出进行异或操作。操作结果被作为最终输出数据281，282…而被输出。通过这种操作，保存在存储单元中的原始数据(不论是否反转过)都被输出至外部。
另外，与触发位相对应的写缓冲器的输出被固定在“0”。
以下将利用图3的时序图对本优选实例中铁电存储器的读出操作进行说明。
为了简化说明，以下将对位于字线11和位线对(正位线21和负位线31构成)的交叉部分之间的存储单元10进行说明。
首先，位线预充电信号11从VCC下降至0V，然后正位线21和负位线31漂移至0V。接下来，直接连接信号5被触发且字线11为VCC。进而，当极板线4从0V上升至VCC时，一电压将被加到在字线11上选择的所有存储单元10的铁电电容22，23上。
该电压使其中一个铁电电容的极化强度反转，并由此铁电电容提供出大量电荷。然后，与位线和此电容相连接的读出放大器8的辅助端上的电压增大。此时，由于另一个铁电电容的极化强度并未反转，使得读出放大器8辅助端上的电压相对上述高电压而下降(时刻t1)。于是，辅助端261(辅助端271)相对于辅助端271(辅助端261)而呈现出较高电压。
在此过程中，当读出放大器8与位线对分离且直接连接信号5处于未触发状态(时刻t2)之后，读出放大器的辅助端261，271之间的电压差由读出放大触发信号12触发时被放大。通过该措施，使得辅助端261(辅助端271)呈现高电压VCC，而辅助端271(辅助端281)呈现低电压0V。因此，在Y开关电路触发信号17触发时(时刻t3)，位线对(正位线21和负位线31)将通过Y开关电路7与数据线对161连接。最后，在数据线对161上出现的信号被数据放大器131放大。
当数据被读出后，写回操作被执行，并使得剩余极化强度的方向与读出之前的方向相反。一开始，交叉连接信号6处于触发状态，读出放大器8的位线对和辅助端261，271和辅助端交叉连接。在读出放大器8保持触发状态的情况下，极板线4从VCC下降至0V(时刻t4)，然后，读出放大触发信号12和交叉连接信号6变为无效，位线预充电信号11从0V上升至VCC且位线对变为0V(时刻t5)。最后，在字线11处于0V的情况下，铁电电容22，23与各位线21，31分离。
在读期间极化强度反转的铁电电容使极板线4的电压下降之前，0V加载在位线侧而VCC被加载在极板线4一侧。在此铁电电容使极板线4下降至0V时，上述两侧都变为0V(如图10所示)，剩余极化强度被保持在Q-V平面中的B点。与之相反，当在读期间极化强度不反转的铁电电容使极板线4的电压下降时，VCC加载在位线侧而0V被加载在极板线4一侧。在这个铁电电容使位线下降至0V时，上述两侧都变为0V(如图10所示)，剩余极化强度被保持在Q-V平面中的A点。
通过这种方法，本实例所述的非易失性铁电存储器件在读出和写回操作时，其铁电电容的极化强度方向仅反转一次(以读出为目的的)。
接下来将对本实例所述铁电存储器的写操作进行说明。
为了简化说明，以下将对把输入数据291写入存储单元10的过程进行说明。存储单元10位于字线11和位线对(含有正位线21和负位线31)的交叉部分之间。
由于铁电存储器是一种破坏性读出型存储器，所以共享字和字线的存储单元10中的存储数据都应被保护起来。因此，利用与上述读出操作步骤中所使用的相同的直接连接信号5，可使字线上存储单元10的存储数据被读出放大器8放大和锁存。接下来，Y开关电路7被触发并使输入数据291通过写缓冲器141导向数据线对161。
如果出现在数据线对(与组成字的位相对应)上的数据W和出现在数据线(与触发位相对应)上的数据t一起形成(W，t)，则这时在数据线对161，16t上的输入数据291以及触发位的初始值(D，0)将会出现。通过利用Y开关电路7有选择地连接读出放大器(它与待写数据的存储单元10相连接)与数据线对161，可将输入数据191锁存至与该字(以写为目的)相对应的读出放大器8中而不干扰其它读出放大器8的数据。因此，极板线4电压下降，位线对21，31被预充电至0V，并且字线11利用与上述写回操作步骤中相同的交叉连接信号6而降低电压。
当在一个确定字线上读出访问一个字时，所有位于该字线上的铁电电容的剩余极化强度的方向都发生反转。对于写访问也是如此。
所以，在读出期间，初始写入数据D的字在数据线上以(D，0)或(D′，1)的形式出现。此处的D′代表反转后的D位。因此，通过对数据放大器131(与组成该字的位相对应)的输出与触发位数据放大器13t的输出进行“异或”操作并输出结果数据，使得输出数据281总为D。
通过上述操作，在与确定字相对应的读出期间和访问另一个共享字线的字期间，本发明所述2T/2C型铁电存储器中存储该字数据的两个铁电电容中的任何一个电容，其极化强度仅反转一次。
图4显示了在读出/写回期间，上述铁电电容的轨迹点。
在构成存储单元的两个铁电电容中，读出期间极化强度反转的铁电电容在写回期间(图4(a))其极化强度不反转。相反，读出期间极化强度不反转的铁电电容在写回期间(图4(b))其极化强度反转。
在本实例所述作为非易失性铁电存储器件的2T/2C型铁电存储器中，在读出期间，构成存储单元的两个铁电电容，其极化强度每次仅反转一个。因此，与传统2T/2C型铁电存储器中一个铁电电容极化强度反转两次，而另一个电容的极化强度不反转相比，对于重复读出数据的情况来说，本发明减轻了铁电电容的疲劳现象，而且使其使用寿命延长一倍。
由于铁电存储器是一种破坏性读出型存储器，对一确定字的读出操作肯定会在将该字的数据向外部铁电存储器输出时发生，并且它也会对另一个共享该字和字线的字进行读出和写入操作时发生。更进一步说，在普通半导体存储器的使用方法中，应考虑到数据只写一次然后经常重复读出的情况。由于这些因素，使写操作相对读操作来说非常少。因此，本实例中的非易失性铁电存储器件可以在重复进行读出操作时减轻疲劳现象，因而非常有效地提高了其使用寿命以及可靠性。
另外，本实例所述的铁电存储器中，与传统铁电存储器相比，其电路比例和操作速度都有额外消耗产生。但是，它在延长使用寿命方面所带来的好处是大于上述不利因素的。
图5示意性的显示了本发明第二个优选实例所述铁电存储器中的开关电路。图5所示的实例中，在读出期间，正位线和第一辅助端以及负位线和第二辅助端通过传输门直接连接起来，传输门由第一和第四MOS晶体管以及第二个和第六MOS晶体管构成。另外，在写期间，正位线和第二辅助端以及负位线和第一辅助端通过另一个传输门交叉连接，该传输门由第三和第七四MOS晶体管以及第四个和第八MOS晶体管构成。
因此，在直接连接信号和交叉连接信号的触发电平被设为VCC的情况下，处于地电平与VCC电平之间的写电压和读电压可被充分地传输。
对本实例所述的非易失性铁电存储器件来说，第一个实例中的非易失性铁电存储器件的开关电路58所替代。
与图2中的开关电路18相比，本实例所述的开关电路58包括：可使直接连接信号5逻辑反相的反相器39；P沟道MOS晶体管35，36(它们的栅极与反相器39的输出端相连)，可使交叉连接信号6逻辑反转的反相器40，以及P沟道MOS晶体管37，38(它们的栅极与反相器40的输出端相连)。
本优选实例还含有多个传输门，它们可利用N沟道MOS晶体管31和P沟道MOS晶体管35，N沟道MOS晶体管32和P沟道MOS晶体管36，N沟道MOS晶体管33和P沟道MOS晶体管37，以及N沟道MOS晶体管34和P沟道MOS晶体管38来进行工作。
在开关电路58中，当直接连接信号5被触发时，N沟道MOS晶体管31，32导通，并且反相器39的输出变为无效。通过这些过程，使得P沟道MOS晶体管35，36导通，从而使正位线21与辅助端261相连，且负位线31与辅助端272相连接。
另外，在开关电路58中，当交叉连接信号6被触发时，N沟道MOS晶体管33，34导通，并且反相器40的输出变为无效。通过这些过程，使得P沟道MOS晶体管37，38导通，从而使正位线21与辅助端271相连，且负位线3i与辅助端262相连接。
在上述第一个实例的开关电路18中，有必要使直接连接信号5和交叉连接信号6的触发电平比VCC高一个MOS晶体管的阈值电压部分。但是，在本实例的开关电路58中，直接连接信号5和交叉连接信号6的触发电可以等于VCC，而且其每个读出放大器都含有8个晶体管，超过了第一个实例中的晶体管数目。
图6示意性地显示了根据本发明第三个优选实例所述非易失性半导体存储期器件的开关电路68的组成，在图6所示的实例中，在读期间，正位线与第一辅助端、负位线和第二辅助端通过第一和第二MOS晶体管直接连接起来，而且低于VCC的读位线电压的门限电压部分也得到了充分传输。此外，在只写期间，正位线与第二辅助端，负位线与第一补偿端通过由第三和第五MOS晶体管及第四和第六MOS晶体管组成的传输门而交叉连接。通过这些措施，使得处于地电平和VCC电平之间被读出放大器放大的写电压被充分地传输至位线上。
在本实例所述的非易失性铁电存储器件来说，图1所示第一个实例中非易失性铁电存储器件的开关电路18被开关电路68所代替。
与图2中的开关电路18相比，本实例中的开关电路68包括：一能使交叉连接信号6逻辑反转的反相器40，以及P沟道MOS晶体管37，38(它们的栅极与反相器40的输出端相连)。
本实例还含有多个传输门，它们利用N沟道MOS晶体管33和P沟道MOS晶体管37，以及N沟道MOS晶体管34和P沟道MOS晶体管38来进行工作。
在此开关电路68中，当直接连接信号5被触发时，N沟道MOS晶体管31，32导通，从而使正位线21与辅助端261相连，且负位线31与辅助端272相连接。
另外，在开关电路68中，当交叉连接信号6被触发时，N沟道MOS晶体管33，34导通，并且反相器40的输出变为无效。通过这些过程，使P沟道MOS晶体管37，38导通，从而使正位线21与辅助端271相连，且负位线31与辅助端262相连接。
在本实例的开关电路68中，在执行写操作期间进行的交叉连接，其方法与第二个实例中开关电路58所使用的方法相类似。另外，在读出期间，读出放大器通过两个晶体管与位线对连接的方法与第一个实例中开关电路18所使用的方法相类似。
在本实例中，由于在读出期间向位线对输出的电势未被读出放大器8放大，只有低于VCC的电压输出变得小于VCC-(MOS晶体管的门限电压)。因此，本实例中，在读期间和只使用传输门的写期间，可利用N沟道MOS晶体管来获得充分的连接。
此外，在交叉连接的写入期间，处于VCC电平的写电压通过传输门被传输至位线。
本发明也可以用其它特定的形式来体现，但这并不能脱离本发明的精神和主要特征。因此，本发明的优选实例应被看作是一种说明而不是限制，而且权利要求中所包括的本发明的范围也并不仅限于上述说明，任何在权利要求的含义和范围之内所作的变换都应包含在其中。
对日本专利申请No.9-166103(成文于1997年6月23日)所作的全部揭示(包括说明、权利要求、附图及摘要)作为整体而成为本文的参考。
Claims (12)
1.一种含有多个以行列形式排列的存储单元的非易失性铁电存储器件，其存储单元具有多个通过极化强度状态来保持状态“1”或“0”且与位线相连接的铁电电极，该存储器件的特征在于包括：
开关电路，它可以在将从存储单元读出的数据写回存储单元时反转数据的符号；
触发位存储器，它可存储代表由所述开关电路所转换的符号的状态的触发位；
再开关电路，它可根据从存储单元读出的数据和从触发位存储器读出的触发位，利用上述开关电路将所反转的符号恢复为其正常状态。
2.如权利要求1所述的非易失性铁电存储器件，其特征在于上述触发位存储器是一个为上述各存储单元而提供的存储单元，它用于保存上述存储单元的触发位。
3.如权利要求1所述的非易失性铁电存储器件，其特征在于上述再开关电路含有一个逻辑电路，它可对上述存储单元的输出和上述触发位存储器的输出进行“异或”操作并输出结果。
4.一种含有多个以行列形式排列的存储单元的非易失性铁电存储器件，其存储单元具有多个通过极化强度状态来保持状态“1”或“0”且与位线相连接的铁电电极，上述存储单元列含有沿各列与所述存储单元相连接的字线和极板线，上述存储单元行含有沿各行与所述存储单元相连接的两个位线(正位线和负位线)，该存储器件的特征在于包括：
读出放大器，它可在上述字线和上述极板线上加有电压时，对正位线和负位线之间的电压差进行放大；
开关电路，它可利用上述读出放大器的前阶输入来切换上述正位线和负位线之间的连接，所述正位线和负位线都与上述读出放大器及上述存储单元相连接；
触发位存储器，它可存储代表由所述开关电路所转换的正/负状态的触发位；
再开关电路，它可根据从存储单元读出的数据和从触发位存储器读出的触发位，利用上述开关电路将所反转符号恢复为其正常状态。
5.如权利要求4所述的非易失性铁电存储器件，其特征在于上述开关电路还包括：
能够接收直接连接信号的第一和第二晶体管；
能够接收交叉连接信号的第三和第四晶体管；
其中，所述第一和第二晶体管可在上述直接连接信号触发时，将上述位线和上述读出放大器的正/负端连接起来；
所述第三和第四晶体管可在上述交叉连接信号触发时，将正/负端反相，并将上述位线与上述读出放大器连接起来。
6.如权利要求4所述的非易失性铁电存储器件，其特征在于上述开关电路还包括：
能够接收上述直接连接信号的第一和第二晶体管；
能够接收上述交叉连接信号的第三和第四晶体管；
能够接收上述反相的直接连接信号的第五和第六晶体管；
能够接收上述交叉连接信号的第七和第八晶体管；
其中，上述第一、第二、第五和第六晶体管可在上述直接连接信号触发时，将上述位线和上述读出放大器的正/负端连接起来；
上述第三和第四晶体管可在上述交叉连接信号触发时，将正/负端反相，并将上述位线与上述读出放大器连接起来。
7.如权利要求4所述的非易失性铁电存储器件，其特征在于上述开关电路还包括：
能够接收上述直接连接信号的第一和第二晶体管；
能够接收上述交叉连接信号的第三和第四晶体管；
能够接收上述交叉连接信号的第七和第八晶体管；
其中，上述第一和第二晶体管可在上述直接连接信号触发时，将上述位线和上述读出放大器的正/负端连接起来；
上述第三、第四、第七和第八晶体管可在上述交叉连接信号触发时，将正/负端反相，并将上述位线与上述读出放大器连接起来。
8.一种含有多个以行列形式排列的存储单元的非易失性铁电存储器件，其存储单元具有多个通过极化强度状态来保持状态“1”或“0”且与位线相连接的铁电电极，该存储器件的特征在于包括：
开关装置，它可以在将从存储单元读出的数据写回存储单元时反转数据的符号；
触发位存储器装置，它可存储代表由所述开关装置所转换的符号状态的触发位；
再开关电路，它可根据从存储单元读出的数据和从触发位存储器读出的触发位，利用上述开关电路将所反转符号恢复为其正常状态。
9.一种含有多个以行列形式排列的存储单元的非易失性铁电存储器件，其存储单元位于上述正位线、上述负位线和上述字线的交叉部分之间，此存储单元包括：栅极与字线相连接的第一晶体管；栅极与字线相连接的第二晶体管；第一铁电电容，其一端通过第一晶体管与正字线相连而另一端则与极板线相连；第二铁电电容，其一端通过第二晶体管与负字线相连而另一端则与上述极板线相连；该存储器件包括：
含有第一辅助端和第二辅助端的多个读出放大器，它们能够对上述第一辅助端和第二辅助端之间的电势差进行放大；
Y开关电路，它可有选择性地将上述的各位线对和数据线对连接起来；
多个数据放大器，它可将上述数据线对之间的电势差作为数据而输出。
多个写缓冲器，它们可将从外部信源传输的输入数据输出至上述数据线对；
位于上述读出放大器和上述正位线、负位线之间的开关电路，它能够在读出期间，当直接连接信号触发时，将上述正位线与上述读出放大器的各第一辅助端连接起来且将上述负位线与上述读出放大器的各第二辅助端连接起来；另外，它还能够在写期间，当交叉连接信号触发时，将上述正位线与上述读出放大器的各第二辅助端连接起来且将上述负位线与上述读出放大器的各第一辅助端连接起来；
为每个字所提供的多个存储单元，所述每个字是在写/读过程中由所述数据放大器和所述写缓冲器所执行的一单元数据，所述多个存储单元的功能是当存储在相应字中的数据逻辑上与被写的数据一样时，存储触发位“0”，或者当存储在相应字中的数据与被写的数据反相时存储触发位“1”；
多个逻辑操作单元，它们可对从上述数据放大器输出的数据和上述触发位进行“异或”操作，并将此操作结果作为输出数据。
10.如权利要求9所述的非易失性铁电存储器件，其特征在于上述开关电路包括：
多个第一MOS晶体管，其栅极与上述直接连接信号相连，它们可在上述直接连接信号触发时导通，并将上述各正位线与上述读出放大器的各第一辅助端连接起来；
多个第二MOS晶体管，其栅极与上述直接连接信号相连，它们可在上述直接连接信号触发时导通，并将上述各负位线与上述读出放大器的各第二辅助端连接起来；
多个第三MOS晶体管，其栅极与上述交叉连接信号相连，它们可在上述交叉连接信号触发时导通，并将上述各正位线与上述读出放大器的各第二辅助端连接起来；
多个第四MOS晶体管，其栅极与上述交叉连接信号相连，它们可在上述交叉连接信号触发时导通，并将上述各负位线与上述读出放大器的各第一辅助端连接起来。
11.如权利要求9所述的非易失性铁电存储器件，其特征在于上述开关电路包括：
多个第一MOS晶体管，其栅极与上述直接连接信号相连，它们可在上述直接连接信号触发时导通，并将上述各正位线与上述读出放大器的各第一辅助端连接起来；
多个第二MOS晶体管，其栅极与上述直接连接信号相连，它们可在上述直接连接信号触发时导通，并将上述各负位线与上述读出放大器的各第二辅助端连接起来；
多个第三MOS晶体管，其栅极与上述交叉连接信号相连，它们可在上述交叉连接信号触发时导通，并将上述各正位线与上述读出放大器的各第二辅助端连接起来；
多个第四MOS晶体管，其栅极与上述交叉连接信号相连，它们可在上述交叉连接信号触发时导通，并将上述各负位线与上述读出放大器的各第一辅助端连接起来；
第一反相器，它可使上述直接连接信号的逻辑反相；第二反相器，它可使上述交叉连接信号的逻辑反相；
多个第五MOS晶体管，其栅极与上述第一反相器的输出端相连，它们可在上述第一反相器的输出无效时导通，并将上述各正位线与上述读出放大器的各第一辅助端连接起来；
多个第六MOS晶体管，其栅极与上述第一反相器的输出端相连，它们可在上述第一反相器的输出无效时导通，并将上述各负位线与上述读出放大器的各第二辅助端连接起来；
多个第七MOS晶体管，其栅极与上述第二反相器的输出端相连，它们可在上述第二反相器的输出无效时导通，并将上述各正位线与上述读出放大器的各第二辅助端连接起来；
多个第八MOS晶体管，其栅极与上述第二反相器的输出端相连，它们可在上述第二反相器的输出无效时导通，并将上述各负位线与上述读出放大器的各第一辅助端连接起来；
12.如权利要求11所述的非易失性铁电存储器件，其特征在于上述开关电路包括：
多个第一MOS晶体管，其栅极与上述直接连接信号相连，它们可在上述直接连接信号触发时导通，并将上述各正位线与上述读出放大器的各第一辅助端连接起来；
多个第二MOS晶体管，其栅极与上述直接连接信号相连，它们可在上述直接连接信号触发时导通，并将上述各负位线与上述读出放大器的各第二辅助端连接起来；
多个第三MOS晶体管，其栅极与上述交叉连接信号相连，它们可在上述交叉连接信号触发时导通，并将上述各正位线与上述读出放大器的各第二辅助端连接起来；
多个第四MOS晶体管，其栅极与上述交叉连接信号相连，它们可在上述交叉连接信号触发时导通，并将上述各负位线与上述读出放大器的各第一辅助端连接起来；
一反相器，它可使上述交叉连接信号的逻辑反相；
多个第五MOS晶体管，其栅极与上述反相器的输出端相连，它们可在上述反相器的输出无效时导通，并将上述各正位线与上述读出放大器的各第二辅助端连接起来；
多个第六MOS晶体管，其栅极与上述反相器的输出端相连，它们可在上述反相器的输出无效时导通，并将上述各负位线与上述读出放大器的各第一辅助端连接起来。
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