JPH0470719B2 - - Google Patents
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- JPH0470719B2 JPH0470719B2 JP57103824A JP10382482A JPH0470719B2 JP H0470719 B2 JPH0470719 B2 JP H0470719B2 JP 57103824 A JP57103824 A JP 57103824A JP 10382482 A JP10382482 A JP 10382482A JP H0470719 B2 JPH0470719 B2 JP H0470719B2
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- voltage
- resistor
- bipolar transistor
- memory circuit
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- 238000001514 detection method Methods 0.000 description 6
- 230000004044 response Effects 0.000 description 6
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- 230000000630 rising effect Effects 0.000 description 2
- 101001065658 Homo sapiens Leukocyte-specific transcript 1 protein Proteins 0.000 description 1
- 102100027233 Solute carrier organic anion transporter family member 1B1 Human genes 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
- G11C11/415—Address circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
(1) 発明の対象
本発明は、メモリ、とくにバイポーラメモリに
関する。
関する。
(2) 公知技術
従来のバイポーラメモリにあつては、各ワード
線は上側ワード線と下側ワード線からなる一対の
ワード線にて構成され、各ワード線対とデータ線
対の交点に交叉結合された一対のマルチエミツタ
からなるメモリセルが配される。メモリセルのセ
レクトは、上側ワード線電圧を非選択電圧から選
択電圧に変化させることにより行なわれる。この
ようなメモリセルにあつては、ワード線の選択終
了後、ワード線電圧が選択電圧から非選択電圧に
高速で変化させることが、メモリ選択動作の高速
化に必要である。
線は上側ワード線と下側ワード線からなる一対の
ワード線にて構成され、各ワード線対とデータ線
対の交点に交叉結合された一対のマルチエミツタ
からなるメモリセルが配される。メモリセルのセ
レクトは、上側ワード線電圧を非選択電圧から選
択電圧に変化させることにより行なわれる。この
ようなメモリセルにあつては、ワード線の選択終
了後、ワード線電圧が選択電圧から非選択電圧に
高速で変化させることが、メモリ選択動作の高速
化に必要である。
第１図は、このために、本出願人により先に提
案されたメモリの概略回路図である（特開昭53−
41968号）。
案されたメモリの概略回路図である（特開昭53−
41968号）。
図には、上側ワード線Lx0，Lx1と、下側ワード
線LST0，LST1、データ線D00，D01，DA10，D11と、
それらの交点に配置されたメモリセルC0〜C3、
および上側ワード線Lx0，Lx1にそれぞれ接続され
たワード線電圧検出回路２０ａ，２０ｂと、これ
らの検出回路の出力信号を遅延させるための遅延
回路２１ａ，２１ｂと、これらの遅延回路の出力
信号のレベルに応答して、下側ワード線LST0，
LST1に電流を供給するためのスイツチ回路２２
ａ，２２ｂと、下側ワード線LST0，LST1に定電流
を供給するための定電流源１０ａ，１０ｂとが示
されている。
線LST0，LST1、データ線D00，D01，DA10，D11と、
それらの交点に配置されたメモリセルC0〜C3、
および上側ワード線Lx0，Lx1にそれぞれ接続され
たワード線電圧検出回路２０ａ，２０ｂと、これ
らの検出回路の出力信号を遅延させるための遅延
回路２１ａ，２１ｂと、これらの遅延回路の出力
信号のレベルに応答して、下側ワード線LST0，
LST1に電流を供給するためのスイツチ回路２２
ａ，２２ｂと、下側ワード線LST0，LST1に定電流
を供給するための定電流源１０ａ，１０ｂとが示
されている。
例えば、端子X0に上側ワード線Lx0を選択する
ためのパルスが印加されると、エミツタフオロワ
ートトランジスタQ201がこの選択パルスの印加を
検出する。このトランジスタのエミツタ出力は、
トランジスタE202，Q203、抵抗R201〜R203、電源
VEE、キヤパシタンスC201〜C203からなる遅延回
路２１ａで遅延された後、トランジスタQ204、抵
抗R204、電源VEEからなるスイツチ回路２２ａに
印加され、上側ワード線Lx0への選択パルスの印
加終了後も、所定の期間、下側ワード線LST0にス
イツチ回路２２ａから電流が流される。
ためのパルスが印加されると、エミツタフオロワ
ートトランジスタQ201がこの選択パルスの印加を
検出する。このトランジスタのエミツタ出力は、
トランジスタE202，Q203、抵抗R201〜R203、電源
VEE、キヤパシタンスC201〜C203からなる遅延回
路２１ａで遅延された後、トランジスタQ204、抵
抗R204、電源VEEからなるスイツチ回路２２ａに
印加され、上側ワード線Lx0への選択パルスの印
加終了後も、所定の期間、下側ワード線LST0にス
イツチ回路２２ａから電流が流される。
第１図において得られる電圧、電流波形を第２
図に示す。ａは、選択された上側ワード線の電圧
波形を示し、ｂはトランジスタQ204に流れる電流
（ΔIST）波形を示す。図から明らかなように、電
流ΔISTはワード線電圧Vxの立上り開始点t1より
流れ始め、電圧Vxが高レベルに達する時刻t2で
その最大電流値に達する。逆に、電圧Vxの立下
り時には、電流ΔISTは、電圧Vxの立下り開始時
点t3から立下り始める。電流ΔISTは、立下り時に
は遅延回路２１ａ，２１ｂのために遅れ、時刻t5
で零になる。つまり、電圧Vxが完全に立下る時
刻t4までは大きな電流ΔISTが流れ続けている。こ
の結果、上側ワード線Lx0、下側ワード線LST0に
付随する浮遊容量CS1，CS2内の電荷の放電が高速
に行なわれ、ワード線Lx0，LST0の電圧の立下が
り速度が高速になる。この結果、回路２０ａ，２
１ａ，２２ａがない場合に比べて、メモリ動作の
アクセス時間およびサイクル時間が短縮できる。
図に示す。ａは、選択された上側ワード線の電圧
波形を示し、ｂはトランジスタQ204に流れる電流
（ΔIST）波形を示す。図から明らかなように、電
流ΔISTはワード線電圧Vxの立上り開始点t1より
流れ始め、電圧Vxが高レベルに達する時刻t2で
その最大電流値に達する。逆に、電圧Vxの立下
り時には、電流ΔISTは、電圧Vxの立下り開始時
点t3から立下り始める。電流ΔISTは、立下り時に
は遅延回路２１ａ，２１ｂのために遅れ、時刻t5
で零になる。つまり、電圧Vxが完全に立下る時
刻t4までは大きな電流ΔISTが流れ続けている。こ
の結果、上側ワード線Lx0、下側ワード線LST0に
付随する浮遊容量CS1，CS2内の電荷の放電が高速
に行なわれ、ワード線Lx0，LST0の電圧の立下が
り速度が高速になる。この結果、回路２０ａ，２
１ａ，２２ａがない場合に比べて、メモリ動作の
アクセス時間およびサイクル時間が短縮できる。
第３図本出願人により先に提出されたメモリの
概略図である。（特開昭56−87289）トランジスタ
Q203のベースに、カソードに電源VCLが接続され
たダイオードD0が接続されている点、および抵
抗R204の値が第１図の回路の抵抗R204より小さく
選ばれている点で、第１図の回路と異なる。ダイ
オードD0は、トランジスタQ203のベース電圧を
電源電圧VCLにクランプするためのものである。
概略図である。（特開昭56−87289）トランジスタ
Q203のベースに、カソードに電源VCLが接続され
たダイオードD0が接続されている点、および抵
抗R204の値が第１図の回路の抵抗R204より小さく
選ばれている点で、第１図の回路と異なる。ダイ
オードD0は、トランジスタQ203のベース電圧を
電源電圧VCLにクランプするためのものである。
たとえば、上側ワード線Lx0が選択された場合、
第４図ａに示すように、ワード線Lx0の電圧が時
刻t1より非選択電圧から選択電圧に向けて立上が
り始め、時刻t2で選択電圧に達し、時刻t3からt4
にかけて立下がるとする。ワード線Lx0への電圧
の供給は、公知のドライバ（図示せず）により行
なわれる。このドライバは、アドレス信号に応答
して、選択すべき上側ワード線に、上述のごと
く、非選択電圧から選択電圧に切換る電圧パルス
を出力する。
第４図ａに示すように、ワード線Lx0の電圧が時
刻t1より非選択電圧から選択電圧に向けて立上が
り始め、時刻t2で選択電圧に達し、時刻t3からt4
にかけて立下がるとする。ワード線Lx0への電圧
の供給は、公知のドライバ（図示せず）により行
なわれる。このドライバは、アドレス信号に応答
して、選択すべき上側ワード線に、上述のごと
く、非選択電圧から選択電圧に切換る電圧パルス
を出力する。
エミツタフオロワ−トランジスタQ201は、この
ワード線の電圧の変化を検出し、そのエミツタ電
圧が、第４図ａの波形と同じ波形で変化する。こ
の電圧変化は、トランジスタQ202、抵抗R202、電
源VEEからなる定電流回路と、抵抗R201Aの作用
により、トランジスタQ203のベースに、第４図ｂ
に示すような電圧変化を生じる。ワード線Lx0の
電圧が非選択電圧から選択電圧に向けて立上がる
とき、トランジスタQ203のベースも、立上がる。
ワード線の電圧の変化を検出し、そのエミツタ電
圧が、第４図ａの波形と同じ波形で変化する。こ
の電圧変化は、トランジスタQ202、抵抗R202、電
源VEEからなる定電流回路と、抵抗R201Aの作用
により、トランジスタQ203のベースに、第４図ｂ
に示すような電圧変化を生じる。ワード線Lx0の
電圧が非選択電圧から選択電圧に向けて立上がる
とき、トランジスタQ203のベースも、立上がる。
この際、トランジスタQ203のベース電圧が、ト
ランジスタQ202のコレクタに接続される浮遊容量
C201の作用により、ワード線Lx0の電圧の立上が
りより遅い立上がり時間で立上がるのを防ぎ、ワ
ード線Lx0の電圧の立上がりと実質的に同じ立上
がり時間で立上がるようにするために、スピード
アツプ用のキヤパシタンスC202が抵抗R201に並列
に設けられている。
ランジスタQ202のコレクタに接続される浮遊容量
C201の作用により、ワード線Lx0の電圧の立上が
りより遅い立上がり時間で立上がるのを防ぎ、ワ
ード線Lx0の電圧の立上がりと実質的に同じ立上
がり時間で立上がるようにするために、スピード
アツプ用のキヤパシタンスC202が抵抗R201に並列
に設けられている。
しかし、ワード線Lx0の電圧が、時刻t2′におい
て選択電圧と非選択電圧の間の所定の電圧に達し
て、トランジスタQ203のベース電圧が電源電圧
（VCL＋VF）（VFはダイオードD0の順方向電圧降
下）より大になつた後は、ワード線Lx0の電圧が
さらに上昇しても、このトランジスタQ203のベー
ス電圧は、ダイオードD0の作用により電圧（VCF
＋VF）にクランプされる。
て選択電圧と非選択電圧の間の所定の電圧に達し
て、トランジスタQ203のベース電圧が電源電圧
（VCL＋VF）（VFはダイオードD0の順方向電圧降
下）より大になつた後は、ワード線Lx0の電圧が
さらに上昇しても、このトランジスタQ203のベー
ス電圧は、ダイオードD0の作用により電圧（VCF
＋VF）にクランプされる。
エミツタフオロワ−トランジスタQ203のエミツ
タ電圧は、そのベース電圧の変化に応答して、第
４図ｃのように変化する。すなわち、そのベース
電圧が、ワード線Lx0の電圧の立上がりに応答し
て立上がり、そのベース電圧が電源電圧（VCL＋
VF）に達する時刻t2′の後は一定値を保持する。
タ電圧は、そのベース電圧の変化に応答して、第
４図ｃのように変化する。すなわち、そのベース
電圧が、ワード線Lx0の電圧の立上がりに応答し
て立上がり、そのベース電圧が電源電圧（VCL＋
VF）に達する時刻t2′の後は一定値を保持する。
スイツチ回路２２ａは、このトランジスタQ203
のエミツタ電圧に依存して、第４図ｄに示すよう
な電流を、下側ワード線LST0に流す。スイツチ回
路２２ａは、トランジスタQ203のエミツタ電圧が
時刻t2′において、一定値に達したとき、その回
路の許容できる最大の電流が流れるように、抵抗
値R204′の値が選ばれる。
のエミツタ電圧に依存して、第４図ｄに示すよう
な電流を、下側ワード線LST0に流す。スイツチ回
路２２ａは、トランジスタQ203のエミツタ電圧が
時刻t2′において、一定値に達したとき、その回
路の許容できる最大の電流が流れるように、抵抗
値R204′の値が選ばれる。
その後、ワード線Lx0の電圧がさらに上昇して
も、トランジスタQ203のベース電圧がクランプさ
れるため、スイツチ回路２２ａは、この最大の電
流を流しつづける。
も、トランジスタQ203のベース電圧がクランプさ
れるため、スイツチ回路２２ａは、この最大の電
流を流しつづける。
ワード線Lx0の電圧が時刻t3より立下がり始め
るにつれ、トランジスタQ201のエミツタ電圧も立
下がり始めるが、トランジスタQ203のベース電圧
は、ダイオードD0により電源電圧（VCL＋VF）に
クランプされたままであり、スイツチ回路２２ａ
から上述の最大電流が流れつづける。
るにつれ、トランジスタQ201のエミツタ電圧も立
下がり始めるが、トランジスタQ203のベース電圧
は、ダイオードD0により電源電圧（VCL＋VF）に
クランプされたままであり、スイツチ回路２２ａ
から上述の最大電流が流れつづける。
時刻t3′に達すると、トランジスタQ201のエミツ
タ電圧から決まるトランジスタQ203のベース電圧
が、電源電圧（VCL＋VF）より小となり、ダイオ
ードD0はクランプ作用を解除する。この結果、
トランジスタQ203のベース電圧は、時刻t3′より立
下がり始める。このとき、トランジスタQ203のエ
ミツタ電圧は、そのエミツタに接続された浮遊容
量Q203の作用により、立下がり速度が遅延され
る。この結果、上側ワード線Lx0と、トランジス
タQ203のベース電圧が時刻t4において、非選択時
のレベルに完全に立下がつた後も、トランジスタ
Q203のエミツタ電圧は立下がりつづけ、時刻t5′に
おいて立下がりを完了する。トランジスタQ203の
エミツタ電圧の立下がりに応答して、スイツチ回
路２２ａの電流も時刻t3′に立下がり始め、時刻
t5′に立下がりを完了する。
タ電圧から決まるトランジスタQ203のベース電圧
が、電源電圧（VCL＋VF）より小となり、ダイオ
ードD0はクランプ作用を解除する。この結果、
トランジスタQ203のベース電圧は、時刻t3′より立
下がり始める。このとき、トランジスタQ203のエ
ミツタ電圧は、そのエミツタに接続された浮遊容
量Q203の作用により、立下がり速度が遅延され
る。この結果、上側ワード線Lx0と、トランジス
タQ203のベース電圧が時刻t4において、非選択時
のレベルに完全に立下がつた後も、トランジスタ
Q203のエミツタ電圧は立下がりつづけ、時刻t5′に
おいて立下がりを完了する。トランジスタQ203の
エミツタ電圧の立下がりに応答して、スイツチ回
路２２ａの電流も時刻t3′に立下がり始め、時刻
t5′に立下がりを完了する。
他のワード線対Lx1，LST1に接続された回路２
０ｂ，２１ｂ，２２ｂはそれぞれワード線対Lx0，
LST0に接続された回路２０ａ，２１ａ，２２ａと
同じ構成を有し、同じ動作をする。
０ｂ，２１ｂ，２２ｂはそれぞれワード線対Lx0，
LST0に接続された回路２０ａ，２１ａ，２２ａと
同じ構成を有し、同じ動作をする。
以上の回路構成を用いた場合、R201での電位降
下を、消費電力の制限から小さな電流で行わせよ
うとした時、トランジスタQ202のHFEが小さい場
合、Q202のコレクタ電流が減少し、R201での電位
降下量が小さくなり、上側ワード線Lx0が非選択
電位にある時にも、トランジスタQ204のベース電
位が高くなりΔSTが流れる様になり消費電力の増
大を招く欠点がある。これを防止するために、
HFEが低い場合に、上側ワード線Lx0が非選択電
位にある時ΔISTを流れ難い様に設定すると、今度
はHFEが高い時にトランジスタQ202の飽和に対す
る動作余裕度が減少する欠点を有している。更に
上側ワード線Lx0の非選択電位のばらつき（第１
図及び第３図ではLx0とLx1の２本のみ示している
が、例えば4Kビツトメモリの場合64本ある）及
び、R201とR202の抵抗比ばらつきにより、トラン
ジスタQ204のベース電位のばらつきが大きくなる
欠点をも有する。
下を、消費電力の制限から小さな電流で行わせよ
うとした時、トランジスタQ202のHFEが小さい場
合、Q202のコレクタ電流が減少し、R201での電位
降下量が小さくなり、上側ワード線Lx0が非選択
電位にある時にも、トランジスタQ204のベース電
位が高くなりΔSTが流れる様になり消費電力の増
大を招く欠点がある。これを防止するために、
HFEが低い場合に、上側ワード線Lx0が非選択電
位にある時ΔISTを流れ難い様に設定すると、今度
はHFEが高い時にトランジスタQ202の飽和に対す
る動作余裕度が減少する欠点を有している。更に
上側ワード線Lx0の非選択電位のばらつき（第１
図及び第３図ではLx0とLx1の２本のみ示している
が、例えば4Kビツトメモリの場合64本ある）及
び、R201とR202の抵抗比ばらつきにより、トラン
ジスタQ204のベース電位のばらつきが大きくなる
欠点をも有する。
(3) 発明の目的
本発明の目的は、上記欠点を解消し、高速でか
つ動作余裕度の広いバイポーラメモリを提供する
ことにある。
つ動作余裕度の広いバイポーラメモリを提供する
ことにある。
(4) 発明の総括的説明
抵抗比ばらつき及び上側ワード線Lx0の非選択
電位のばらつきに対しては、第３図で示したダイ
オードに因る電位のクランプと同様に電位クラン
プ回路を、又HFEのばらつきに対しては、クラン
プ電圧をHFE依存性のない回路で構成する事が本
発明の狙いである。
電位のばらつきに対しては、第３図で示したダイ
オードに因る電位のクランプと同様に電位クラン
プ回路を、又HFEのばらつきに対しては、クラン
プ電圧をHFE依存性のない回路で構成する事が本
発明の狙いである。
(5) 発明の実施例とその効果
本発明の実施例を第５図に示す。第３図の従来
例と本質的に異なるのは、トランジスタQ300を付
加している点にある。本実施例では、第３図のト
ランジスタQ201がなく、上側ワード線Lx0′から直
接R201で電位降下させているが、前述の回路動作
及びその効果は、同一である。本発明の狙いは、
トランジスタQ300により、上側ワード線Lx0′の電
位ばらつきと、抵抗R201，R202の抵抗比ばらつ
き、更にトランジスタQ202のコレクタ電流ばらつ
きによる、トランジスタQ204のベース電位ばらつ
きをなくし、遅延回路３０ａ及び３０ｂ（実際の
メモリの場合、例えば4Kビツトメモリ時64回路
ある）間のΔISTばらつきを低減する事にある。こ
の場合の第２のクランプ電圧VLCLの設定は、第１
のクランプ電圧VCLと同様の設定手法に因り行う
ことが可能であり、抵抗R201での電位降下を第３
図の従来例より大きくし、上側ワード線Lx0′が非
選択電位にある時、該上側ワード線のΔISTが、第
２のクランプ電圧VLCLで定まる様にすれば良い。
更にこの時上側ワード線Lx0′の非選択電位のばら
つき等に対しても、複数個の遅延回路のうち、ば
らつきにより、トランジスタQ204のベース電位が
最も高くなるケースに於いても第２のクランプ電
圧VLCLでΔISTが決まる様にすることにより、ΔIST
のばらつきは低減できる。クランプ電圧源の回路
としては、第６図及び第７図の如く、クランプ電
圧は、VEE＋αVBE（αは係数、VBEはトランジスタ
の順方向電位降下値）構成することにより、電源
電圧VEEの変化に対しても安定化を図る事が出来
るとともに、トランジスタQ204のベース電位が選
択時には第１のクランプ電圧で、非選択時には第
２のクランプ電圧で制御されるため、従来例の欠
点であるHFEの変化によるΔIST増大（消費電力の
増大）と、トランジスタQ202の飽和の問題も解消
することが可能となる。更に、トランジスタQ204
のベース電位ばらつきが低減することを利用し
て、定電流源１０ａでの電流をトランジスタQ204
から流すことにより、定電流源１０ａ及び１０ｂ
を省略することも可能である。
例と本質的に異なるのは、トランジスタQ300を付
加している点にある。本実施例では、第３図のト
ランジスタQ201がなく、上側ワード線Lx0′から直
接R201で電位降下させているが、前述の回路動作
及びその効果は、同一である。本発明の狙いは、
トランジスタQ300により、上側ワード線Lx0′の電
位ばらつきと、抵抗R201，R202の抵抗比ばらつ
き、更にトランジスタQ202のコレクタ電流ばらつ
きによる、トランジスタQ204のベース電位ばらつ
きをなくし、遅延回路３０ａ及び３０ｂ（実際の
メモリの場合、例えば4Kビツトメモリ時64回路
ある）間のΔISTばらつきを低減する事にある。こ
の場合の第２のクランプ電圧VLCLの設定は、第１
のクランプ電圧VCLと同様の設定手法に因り行う
ことが可能であり、抵抗R201での電位降下を第３
図の従来例より大きくし、上側ワード線Lx0′が非
選択電位にある時、該上側ワード線のΔISTが、第
２のクランプ電圧VLCLで定まる様にすれば良い。
更にこの時上側ワード線Lx0′の非選択電位のばら
つき等に対しても、複数個の遅延回路のうち、ば
らつきにより、トランジスタQ204のベース電位が
最も高くなるケースに於いても第２のクランプ電
圧VLCLでΔISTが決まる様にすることにより、ΔIST
のばらつきは低減できる。クランプ電圧源の回路
としては、第６図及び第７図の如く、クランプ電
圧は、VEE＋αVBE（αは係数、VBEはトランジスタ
の順方向電位降下値）構成することにより、電源
電圧VEEの変化に対しても安定化を図る事が出来
るとともに、トランジスタQ204のベース電位が選
択時には第１のクランプ電圧で、非選択時には第
２のクランプ電圧で制御されるため、従来例の欠
点であるHFEの変化によるΔIST増大（消費電力の
増大）と、トランジスタQ202の飽和の問題も解消
することが可能となる。更に、トランジスタQ204
のベース電位ばらつきが低減することを利用し
て、定電流源１０ａでの電流をトランジスタQ204
から流すことにより、定電流源１０ａ及び１０ｂ
を省略することも可能である。
また、以上のごとく、ワード線電圧が選択レベ
ルに達する前に、スイツチ回路から許容最大電流
を流すために、選択されたワード線に接続された
メモリセルへ、電流ΔISTがワード線の選択開始
後、すぐに流される。なお、本発明は第３図の従
来例より第２のクランプ電圧に相当する分だけこ
のタイミングが遅れるが、この値は小さい。従つ
て本発明は、非選択状態から選択状態へ移るワー
ド線に接続されたメモリセルの情報が破壊されに
くくなるという効果も有する。
ルに達する前に、スイツチ回路から許容最大電流
を流すために、選択されたワード線に接続された
メモリセルへ、電流ΔISTがワード線の選択開始
後、すぐに流される。なお、本発明は第３図の従
来例より第２のクランプ電圧に相当する分だけこ
のタイミングが遅れるが、この値は小さい。従つ
て本発明は、非選択状態から選択状態へ移るワー
ド線に接続されたメモリセルの情報が破壊されに
くくなるという効果も有する。
なお、本発明は、以上の実施例に限らず、特開
昭53−41968号及び特開昭56−87289号明細書に記
載された回路に適用されたものをも含むものであ
る。たとえば、ワード線電圧検出回路２０ａは、
上側ワード線に接続され、その上側ワード線の電
圧の変化を検出するごとく構成されているが、こ
れにかえ、ワード線電圧検出回路は、上側ワード
線に電圧を与えるためのドライバー（図示せず）
に接続され、ドライバー内部の電圧の電圧変化を
検出して、ワード線電圧の変化の検出にかえるよ
うに構成することも可能である。
昭53−41968号及び特開昭56−87289号明細書に記
載された回路に適用されたものをも含むものであ
る。たとえば、ワード線電圧検出回路２０ａは、
上側ワード線に接続され、その上側ワード線の電
圧の変化を検出するごとく構成されているが、こ
れにかえ、ワード線電圧検出回路は、上側ワード
線に電圧を与えるためのドライバー（図示せず）
に接続され、ドライバー内部の電圧の電圧変化を
検出して、ワード線電圧の変化の検出にかえるよ
うに構成することも可能である。
第１図及び第３図は、従来のバイポーラメモリ
の回路図、第２図は、第１図の回路の動作説明の
ための信号のタイムチヤート、第４図は、第３図
の回路の動作説明のための信号のタイムチヤー
ト、第５図は本発明の一実施例のメモリ回路、第
６図及び第７図はクランプ電圧源回路図である。 ２０ａ，２０ｂ……上側ワード線電圧検出回
路、２１ａ，２１ｂ……遅延回路、２２ａ，２２
ｂ……スイツチ回路。
の回路図、第２図は、第１図の回路の動作説明の
ための信号のタイムチヤート、第４図は、第３図
の回路の動作説明のための信号のタイムチヤー
ト、第５図は本発明の一実施例のメモリ回路、第
６図及び第７図はクランプ電圧源回路図である。 ２０ａ，２０ｂ……上側ワード線電圧検出回
路、２１ａ，２１ｂ……遅延回路、２２ａ，２２
ｂ……スイツチ回路。
Claims (1)
- 【特許請求の範囲】 １ 複数のメモリセルを一対の上側ワード線と下
側ワード線とで駆動し、上側ワード線の電位を検
出し、下側ワード線に供給する電流量を制御する
遅延回路を有するメモリ回路において、上記遅延
回路を、上側ワード線が選択されているきには第
一のクランプ手段により制御し、上側ワード線が
非選択のときには第二のクランプ手段により制御
することを特徴とするメモリ回路。 ２ 上記複数のメモリセルはバイポーラメモリで
あることを特徴とする特許請求の範囲第１項記載
のメモリ回路。 ３ 上記第一、第二のクランプ手段は第一、第二
のクランプ電圧発生回路を含むことを特徴とする
特許請求の範囲第１項又は第２項記載のメモリ回
路。 ４ 上記第一のクランプ電圧発生回路は第一の電
源に接続された抵抗と、第二の電源にエミツタを
接続されたバイポーラトランジスタと、該バイポ
ーラトランジスタと上記抵抗との接続部よりクラ
ンプ電圧を採りだしていることを特徴とする特許
請求の範囲第１項乃至第３項のうち何れかに記載
のメモリ回路。 ５ 上記第二のクランプ電圧発生回路は第一の電
源に接続された抵抗と、第二の電源にエミツタを
接続されたバイポーラトランジスタと、該バイポ
ーラトランジスタと上記抵抗との接続部よりクラ
ンプ電圧を採りだしていることを特徴とする特許
請求の範囲第１項乃至第３項のうち何れかに記載
のメモリ回路。 ６ 上記第一、第二のクランプ電圧発生回路はそ
れぞれ第一の電源に接続された抵抗と、第二の電
源にエミツタを接続されたバイポーラトランジス
タと、該バイポーラトランジスタと上記抵抗との
接続部よりクランプ電圧を採りだしていることを
特徴とする特許請求の範囲第１項乃至第３項のう
ち何れかに記載のメモリ回路。 ７ 上記遅延回路は上記上側ワード線に接続され
た抵抗と、上記下側ワード線を駆動するバイポー
ラトランジスタとを含み、上記第一、第二のクラ
ンプ電圧発生回路により発生された電圧は、上記
抵抗と上記下側ワード線を駆動するバイポーラト
ランジスタとが接続された部分に供給されること
を特徴とする特許請求の範囲第１項乃至第６項の
うち何れかに記載のメモリ回路。 ８ 上記第二のクランプ電圧発生回路により発生
された電圧は、上記抵抗と上記下側ワード線を駆
動するバイポーラトランジスタとが接続された部
分にバイポーラトランジスタを介して供給される
ことを特徴とする特許請求の範囲第１項乃至第６
項のうち何れかに記載のメモリ回路。 ９ 上記第一のクランプ電圧発生回路により発生
された電圧は、上記抵抗と上記下側ワード線を駆
動するバイポーラトランジスタとが接続された部
分にダイオードを介して供給されることを特徴と
する特許請求の範囲第１項乃至第６項のうち何れ
かに記載のメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57103824A JPS58222487A (ja) | 1982-06-18 | 1982-06-18 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57103824A JPS58222487A (ja) | 1982-06-18 | 1982-06-18 | メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58222487A JPS58222487A (ja) | 1983-12-24 |
| JPH0470719B2 true JPH0470719B2 (ja) | 1992-11-11 |
Family
ID=14364156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57103824A Granted JPS58222487A (ja) | 1982-06-18 | 1982-06-18 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58222487A (ja) |
-
1982
- 1982-06-18 JP JP57103824A patent/JPS58222487A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58222487A (ja) | 1983-12-24 |
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