JPS58164091A - 真数／補数発生器 - Google Patents
真数／補数発生器Info
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- JPS58164091A JPS58164091A JP57222197A JP22219782A JPS58164091A JP S58164091 A JPS58164091 A JP S58164091A JP 57222197 A JP57222197 A JP 57222197A JP 22219782 A JP22219782 A JP 22219782A JP S58164091 A JPS58164091 A JP S58164091A
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- transistor
- circuit
- line
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- signal
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/06—Address interface arrangements, e.g. address buffers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
- H03K5/1515—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs non-overlapping
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Static Random-Access Memory (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔本発明の分野〕
本発明は、フィードバックを有する真数／補数発生器（
ＴＣＧ）に関するものであり、特に、例、ｔＪｆメモリ
のアドレス・デコーダに用いられ得るよう々ＴＣＧＶｃ
関するものである。
ＴＣＧ）に関するものであり、特に、例、ｔＪｆメモリ
のアドレス・デコーダに用いられ得るよう々ＴＣＧＶｃ
関するものである。
メモリ・アレイのワード線又はビット線を選択するため
に、ダイオードの選択アレイ又は類似の装置とともに用
いられる多くの真数／補数発生回路が、当分野には存在
する。これらの発生器は、多くの適用において全く満足
のいくもののように思われる。
に、ダイオードの選択アレイ又は類似の装置とともに用
いられる多くの真数／補数発生回路が、当分野には存在
する。これらの発生器は、多くの適用において全く満足
のいくもののように思われる。
例えば、このような回路は、１９８０年６月２４日出願
の欧州特許出願第２４４９６号に、示されている。
の欧州特許出願第２４４９６号に、示されている。
その他に、回路は、Ｉ’Ｂ”Ｍ ＴｅｃｈｎｉｃａｌＤ
ｉｓｃｌｏｓｕｒｅ ＢｕｌｌｅｔｉｎのＶｏｌ、’１
４、茄１１、Ａｐｒｉ１１９７２、ｐ、ろ２４４及び６
２６６並ひにＶｏｌ、２４、Ａ４、Ｓｅｐｔｅｍｂｅｒ
１９８１、ｐ’、２２０９に示されている。
ｉｓｃｌｏｓｕｒｅ ＢｕｌｌｅｔｉｎのＶｏｌ、’１
４、茄１１、Ａｐｒｉ１１９７２、ｐ、ろ２４４及び６
２６６並ひにＶｏｌ、２４、Ａ４、Ｓｅｐｔｅｍｂｅｒ
１９８１、ｐ’、２２０９に示されている。
今では、メモリ・アレイの読取りサイクル及び書込みサ
イクルが、増々短く々っているので、上記公知の回路は
、その真数出力及び補数出力が同じ時刻にレベルの変化
を起こすという事実に起因した欠点を示している。実際
に、メモリ・アレイ中の２ 個の線のうちから１つのワ
ード線を選択するために、アドレス信号がｎ個のＴＣＧ
ＫＪって印加されろダイオード・デコーダが、用いられ
ている。このような構成では、１つ以上の発生器の２つ
の出力が非選択（ｄｅｓｅｌｅｃｔｉｏｎ）を保証しな
い条件に同時にあるたびに、不所望の選択が現われ得る
。このような現象は、第１図及び第２図を参照して詳細
に説明されることになる。
イクルが、増々短く々っているので、上記公知の回路は
、その真数出力及び補数出力が同じ時刻にレベルの変化
を起こすという事実に起因した欠点を示している。実際
に、メモリ・アレイ中の２ 個の線のうちから１つのワ
ード線を選択するために、アドレス信号がｎ個のＴＣＧ
ＫＪって印加されろダイオード・デコーダが、用いられ
ている。このような構成では、１つ以上の発生器の２つ
の出力が非選択（ｄｅｓｅｌｅｃｔｉｏｎ）を保証しな
い条件に同時にあるたびに、不所望の選択が現われ得る
。このような現象は、第１図及び第２図を参照して詳細
に説明されることになる。
本発明の目的は、ダイオード・デコーダととも眞用いら
れ得る真数／補数発生回路を提供することである。
れ得る真数／補数発生回路を提供することである。
本発明は、アドレス・ビットの真数値及び補数値を発生
するために用いられ得ろ真数／補数発生器であって、半
導体装置を含むデコーダによって線がアドレス指定され
ろようにするものに、関す（ろ） る。デコーダは、入力が重み付けされたアドレス・ビッ
トを受取る発生器の出力眞接続された水平の線と、選択
されるべき線である垂直の線とのアレイから成る。１つ
の線を選択するように働らく半導体装置は、当該線及び
各発生器の２つの出力線のいずれかに接続さねろ。各線
は、同じ値の選択パルスが、選択されるべき線に関係付
けられた半導体装置に接続されているアレイの水平線に
印加されるときに、選択される。
するために用いられ得ろ真数／補数発生器であって、半
導体装置を含むデコーダによって線がアドレス指定され
ろようにするものに、関す（ろ） る。デコーダは、入力が重み付けされたアドレス・ビッ
トを受取る発生器の出力眞接続された水平の線と、選択
されるべき線である垂直の線とのアレイから成る。１つ
の線を選択するように働らく半導体装置は、当該線及び
各発生器の２つの出力線のいずれかに接続さねろ。各線
は、同じ値の選択パルスが、選択されるべき線に関係付
けられた半導体装置に接続されているアレイの水平線に
印加されるときに、選択される。
発生器は、第１及び第２の回路を含む。第１回路は入力
信号を受取り、当該信号の真の値を出力する。それは、
選択が実行されるようにするパルスのエツジと同じ性質
である、その出力信号のエツジを遅延するために、第２
回路の出力信号から発生されたしきい値に応答する遅延
制御手段を含む。第２回路は、入力信号を受取り、当該
入力信号の補数を出力する。そして、それは、選択が実
行されるようにするパルスのエツジと同じ性質である、
その出力信号のエツジを遅延するために、第１回路の出
力信号から発生されたしきい値に応（４） 答する遅延制御手段を含む。
信号を受取り、当該信号の真の値を出力する。それは、
選択が実行されるようにするパルスのエツジと同じ性質
である、その出力信号のエツジを遅延するために、第２
回路の出力信号から発生されたしきい値に応答する遅延
制御手段を含む。第２回路は、入力信号を受取り、当該
入力信号の補数を出力する。そして、それは、選択が実
行されるようにするパルスのエツジと同じ性質である、
その出力信号のエツジを遅延するために、第１回路の出
力信号から発生されたしきい値に応（４） 答する遅延制御手段を含む。
第１回路は、ベースが入力信号を受取り、コレクタがこ
の信号の反転を提供するトランジスタを含むインバータ
入力回路と、第１回路の出力において入力信号の真の値
を発生するために、ベースが入力回路トランジスタのコ
レクタに接続された制御トランジスタ及び制御トランジ
スタの状態に応答する電力出力回路を含むインバータ出
力回路とを備えている。遅延制御手段は、制御トランジ
スタに並列に設けられたトランジスタを含む。このトラ
ンジスタのベースは、第２回路の出力と基準電圧との間
に直列に設けられた２つのトランジスタから成るブリッ
ジの共通のノードに接続され゛る。
の信号の反転を提供するトランジスタを含むインバータ
入力回路と、第１回路の出力において入力信号の真の値
を発生するために、ベースが入力回路トランジスタのコ
レクタに接続された制御トランジスタ及び制御トランジ
スタの状態に応答する電力出力回路を含むインバータ出
力回路とを備えている。遅延制御手段は、制御トランジ
スタに並列に設けられたトランジスタを含む。このトラ
ンジスタのベースは、第２回路の出力と基準電圧との間
に直列に設けられた２つのトランジスタから成るブリッ
ジの共通のノードに接続され゛る。
第２回路は、同じような装置、即ち、第１回路のインバ
ータ出力回路に類似のインバータ出力回路を含む。この
インバータ出力回路には、制御トランジスタに並列に設
けられたトランジスタが提供されており、このトランジ
スタのベースは、第１回路の出力と基準電圧との間に直
列に設けられた２つのトランジスタから成るブリッジの
共通のノードに接続されている。
ータ出力回路に類似のインバータ出力回路を含む。この
インバータ出力回路には、制御トランジスタに並列に設
けられたトランジスタが提供されており、このトランジ
スタのベースは、第１回路の出力と基準電圧との間に直
列に設けられた２つのトランジスタから成るブリッジの
共通のノードに接続されている。
本発明の詳細な説明の準備として、第１図を参照して、
１つの線がダイオード・デコーダにより選択されるとき
に解決されるべき問題が、以下に説明される。
１つの線がダイオード・デコーダにより選択されるとき
に解決されるべき問題が、以下に説明される。
最近、特に、例えばメモリ・アレイにおいて１つの線を
選択するのに、ダイオード・デコーダが用いられる。こ
のような装置が、第１図に示されている。
選択するのに、ダイオード・デコーダが用いられる。こ
のような装置が、第１図に示されている。
ダイオード・デコーダでに＝２ 個の線Ｌ１、・・・
・、ＬＫを選択するために、ｎ個の真数／補数発生器Ｔ
ＣＧＩ乃至ＴＣＧｎが必要である。
・、ＬＫを選択するために、ｎ個の真数／補数発生器Ｔ
ＣＧＩ乃至ＴＣＧｎが必要である。
例として示されている構成では、８つの線を選択スるの
に、６つの発生器が提供されている。
に、６つの発生器が提供されている。
アドレス信号Ａ１ＢＸＣが、信号ａ及びａＸｂ及びｂＸ
ｃ及びＴを各々出力するＴ 、ＣＧの入力に印加され
る。
ｃ及びＴを各々出力するＴ 、ＣＧの入力に印加され
る。
デコーダは、例えばＴＣＧ回路の出力である水平線と、
選択されるべき線である垂直線とを含むアレイから成り
、水平線と垂直線との交点に、ダイオードが適切に置か
れている。それで、重み付けされたアドレス・ビット配
列がＡ、 Ｂ及びＣＶＣ印加されろとき、１つの線が
この線に関係付けられたダイオードをスイッチ・オフす
ることにより選択される。例えば、０００配列がＡ、
Ｂ及びＣに印加されるときには、ａｌ ｂ及びＣが１と
なり、線Ｌ１が選択される。
選択されるべき線である垂直線とを含むアレイから成り
、水平線と垂直線との交点に、ダイオードが適切に置か
れている。それで、重み付けされたアドレス・ビット配
列がＡ、 Ｂ及びＣＶＣ印加されろとき、１つの線が
この線に関係付けられたダイオードをスイッチ・オフす
ることにより選択される。例えば、０００配列がＡ、
Ｂ及びＣに印加されるときには、ａｌ ｂ及びＣが１と
なり、線Ｌ１が選択される。
このよう々アレイでは、１つ乃至は数個のＴＣＧ回路の
うちの２つの出力が、新しい線が選択されるときに、先
に選択された線を選択するようになるたびに不所望の選
択が生じる。このよう々ことは、真数／補数発生器ＴＣ
Ｇが選択動作のエツジよりも非選択動作のエツジにおい
てより長い遅延を示すときＫは、アドレス変化の過渡現
象の間に、生じる。この問題は、デコーダのアレイが選
択をより容易にする電荷電流を回路に提供するようなダ
イオード・デコーダにおいては、％に重要（７） である。
うちの２つの出力が、新しい線が選択されるときに、先
に選択された線を選択するようになるたびに不所望の選
択が生じる。このよう々ことは、真数／補数発生器ＴＣ
Ｇが選択動作のエツジよりも非選択動作のエツジにおい
てより長い遅延を示すときＫは、アドレス変化の過渡現
象の間に、生じる。この問題は、デコーダのアレイが選
択をより容易にする電荷電流を回路に提供するようなダ
イオード・デコーダにおいては、％に重要（７） である。
この現象が、第２図を参照しながら、以下に説明される
。
。
Ａ、Ｂ、Ｃ＝ＯＤＯで線Ｌ１が選択され、セしてＡＸＢ
、Ｃ＝１００で線Ｌ２が選択されることに彦ると、仮定
する。
、Ｃ＝１００で線Ｌ２が選択されることに彦ると、仮定
する。
第２Ａ図は、線Ａ、ａ及びＴ並びに線Ｌ１及びＬ２のレ
ベルてついての、新しい条件を示す。
ベルてついての、新しい条件を示す。
時刻を及びｔ’ｌｃおいて、レベルの変化が生じるとき
、ａ又はＴがアップ・レベルになるので、線即ちＬｌ又
はＬ２が選択される。
、ａ又はＴがアップ・レベルになるので、線即ちＬｌ又
はＬ２が選択される。
２つのアドレス・ビットがレベルの変化を生じるとき、
例えば、線Ｌ４が選択されることになっていて、セして
線Ｌ１が先に選択されていたとき、即ち、ＡＢＣが、０
００から１１０に変化するとき、第２Ｂ図に示された斜
線陰影の過渡期間の時間ｔの間に、線Ｌ １及びＬ４の
同時選択、それに 、線Ｌ２及びＬ３の不所
望の選択が存在すること如なる。
例えば、線Ｌ４が選択されることになっていて、セして
線Ｌ１が先に選択されていたとき、即ち、ＡＢＣが、０
００から１１０に変化するとき、第２Ｂ図に示された斜
線陰影の過渡期間の時間ｔの間に、線Ｌ １及びＬ４の
同時選択、それに 、線Ｌ２及びＬ３の不所
望の選択が存在すること如なる。
この過渡期間における線Ｌ１．．Ｌ２、Ｌ３及び（８）
Ｌ４のレベルが、第２Ｂ図に示されている。
２ｎ個の線を有する高密度メモリの場合には、この現象
は、非常に不利々ものとなり得る。々ぜ々ら全てのアド
レス・ビットがレベルの変化を生じる最も不利な場合に
、選択される線と選択されない線とを含む、全ての線が
、この現象により影響を受けるからである。
は、非常に不利々ものとなり得る。々ぜ々ら全てのアド
レス・ビットがレベルの変化を生じる最も不利な場合に
、選択される線と選択されない線とを含む、全ての線が
、この現象により影響を受けるからである。
この現象の影響が、以下に説明されろ。ここでは、選択
動作が、１９８０年１１月１４日出願の欧州特許出願第
３０２８０号に示されているような型のリード・オンリ
・メモリのワード線に関係している。このメモリは、ワ
ード線ＷＬとビット線ＢＬとの交点に提供されたＴｘｙ
）ランジスタのアレイを含む。第１図は、線ＬＩＫ接
続されたこのようなアセンブリの１部分を示している。
動作が、１９８０年１１月１４日出願の欧州特許出願第
３０２８０号に示されているような型のリード・オンリ
・メモリのワード線に関係している。このメモリは、ワ
ード線ＷＬとビット線ＢＬとの交点に提供されたＴｘｙ
）ランジスタのアレイを含む。第１図は、線ＬＩＫ接
続されたこのようなアセンブリの１部分を示している。
トランジスタＴｘ、ｙから成る２つの貯蔵成分が、第１
図に示されている。最初のトランジスタは、エミッタが
ビット線ＢＬに接続されて提供されており １１１
＋＋を表わす。そして、２番目のトランジスタは、エミ
ッタを有しておらず、“０′″を表わす。１つのワード
線ＷＴ、を選択するために、線Ｌｌ乃至Ｌｋが、制御ト
ランジスタＷＤのベースに接続されている。トランジス
タＷＤのエミッタは、線ＷＬＫ接続され、また、通常、
１つのトランジスタＷＤのみが導電しているので、全て
のワード線に共通な基準電圧ＶＲ（低い値、例えば１Ｖ
）に、抵抗体Ｒを介して接続されている。
図に示されている。最初のトランジスタは、エミッタが
ビット線ＢＬに接続されて提供されており １１１
＋＋を表わす。そして、２番目のトランジスタは、エミ
ッタを有しておらず、“０′″を表わす。１つのワード
線ＷＴ、を選択するために、線Ｌｌ乃至Ｌｋが、制御ト
ランジスタＷＤのベースに接続されている。トランジス
タＷＤのエミッタは、線ＷＬＫ接続され、また、通常、
１つのトランジスタＷＤのみが導電しているので、全て
のワード線に共通な基準電圧ＶＲ（低い値、例えば１Ｖ
）に、抵抗体Ｒを介して接続されている。
このような構成では、過渡期間の間、全ての線が選択さ
れ得るので、全てのトランジスタＷＤが導電してしまう
ことになる。これは、基準電圧ＶＲを、通常の電流より
も２ 倍も大きな電流にもはや耐えられ々いようにして
し１う。それ故に、これらのワード線の全てを選ぶこと
がないようにするのは、非常に困難であり、そして、所
望のワード線を選択するのに必要なアクセス時間は、非
常に長くなる。
れ得るので、全てのトランジスタＷＤが導電してしまう
ことになる。これは、基準電圧ＶＲを、通常の電流より
も２ 倍も大きな電流にもはや耐えられ々いようにして
し１う。それ故に、これらのワード線の全てを選ぶこと
がないようにするのは、非常に困難であり、そして、所
望のワード線を選択するのに必要なアクセス時間は、非
常に長くなる。
その上、トランジスタＷＤのベースを好実施例では２ｖ
の基準電圧Ｖ Ｒ２に接続するダイオードＤは、デコー
ダの２ 個の抵抗体ｒにより提供される電流に耐えない
。
の基準電圧Ｖ Ｒ２に接続するダイオードＤは、デコー
ダの２ 個の抵抗体ｒにより提供される電流に耐えない
。
構成は、第１図に破線で示されているように、デコーダ
出力（線Ｌ）とメモリ選択線（ワード線ＷＬ）との間に
、電圧しきい値（■ＴＨ）を提供することから成る。Ｗ
Ｄのベースのスプリアス・パルス（５ｐｕｒｉｏｕｓ
ｐｕｌｓｅ）がｖＴ■（よりも小さい限りは、メモリ
では、何ら動作が存在しない。この構成は、幾つかの欠
点により影響されろ。
出力（線Ｌ）とメモリ選択線（ワード線ＷＬ）との間に
、電圧しきい値（■ＴＨ）を提供することから成る。Ｗ
Ｄのベースのスプリアス・パルス（５ｐｕｒｉｏｕｓ
ｐｕｌｓｅ）がｖＴ■（よりも小さい限りは、メモリ
では、何ら動作が存在しない。この構成は、幾つかの欠
点により影響されろ。
セルの間に付加トランジスタを提供する必要がある。こ
のトランジスタは、前記セルの間の間隔を増大させる。
のトランジスタは、前記セルの間の間隔を増大させる。
この間隔は、リード・オンリ・メモリの場合には、各セ
ルがただ１つの半導体装置のみを含むので、非常に小さ
い。このようなトランジスタの付加は、余りに多くの表
面を使うことになるであろう。
ルがただ１つの半導体装置のみを含むので、非常に小さ
い。このようなトランジスタの付加は、余りに多くの表
面を使うことになるであろう。
さら眞、このトランジスタは、永久的に電流を導通する
ので、浪費される電力が増える。
ので、浪費される電力が増える。
メモリへ分配されるべきもう１つの基準電圧が存在する
。
。
ＷＤのベースにおける選択動作のエツジがしきい値を越
える時、選択は遅延されろ。
える時、選択は遅延されろ。
本発明では、真数／補数発生器として用いられる回路は
、デコーダ出力線におけるスプリアス・パルスを抑制す
る。各発生器の出力パルスφ及びφは、１つの線につい
ての総非選択しきい値であるところのあるしきい値壕で
、逆位相の出力がすでに降下している場合蹟のみ、位相
が上昇し得るよってなっている。
、デコーダ出力線におけるスプリアス・パルスを抑制す
る。各発生器の出力パルスφ及びφは、１つの線につい
ての総非選択しきい値であるところのあるしきい値壕で
、逆位相の出力がすでに降下している場合蹟のみ、位相
が上昇し得るよってなっている。
第６図に示さねでいろように、入力信号は、２つのダイ
オードＤ１及びＤ２により、発生器の２つの回路１及び
２に印加される。
オードＤ１及びＤ２により、発生器の２つの回路１及び
２に印加される。
最初の回路１は、ベース及びコレクタが夫々抵抗体Ｒ１
及びＲ２−１を介してバイアス電圧Ｖ ｐに接続されて
いるトランジスタＴ１−１から成るインパークを含む。
及びＲ２−１を介してバイアス電圧Ｖ ｐに接続されて
いるトランジスタＴ１−１から成るインパークを含む。
尚、Ｓと印されたトランジスタは、ベースとコレクタ間
に飽和防止ダイオード（ａｎｔｉｓａｔｕｒａｔｉｏｎ
ｄｉｏｄｅ ）を有することを意味するＴ１−１
のエミッタは、ダイオード ＩＤろを介して接
地されている。入力信号の反転である信号Ｉは、トラン
ジスタＴ１−１のコレクタに発生される。入力信号と同
相である信号■は、回路２において、ダイオードＤ２の
陽極で用いられる。
に飽和防止ダイオード（ａｎｔｉｓａｔｕｒａｔｉｏｎ
ｄｉｏｄｅ ）を有することを意味するＴ１−１
のエミッタは、ダイオード ＩＤろを介して接
地されている。入力信号の反転である信号Ｉは、トラン
ジスタＴ１−１のコレクタに発生される。入力信号と同
相である信号■は、回路２において、ダイオードＤ２の
陽極で用いられる。
各信号■及び〒は、ブツシュ・プル型の電力回路を制御
する。
する。
回路１及び２においては、同じ機能の素子を示すために
、同じ参照番号が用いられている。そして、” １
”及び” ２ ”が夫々、回路１及び２の素子の参照番
号への接尾部として、付加されている。
、同じ参照番号が用いられている。そして、” １
”及び” ２ ”が夫々、回路１及び２の素子の参照番
号への接尾部として、付加されている。
従ッて、１つの回路てついてのみ、即ち、回路１につい
て、以下、述べる。
て、以下、述べる。
トランジスタＴ２−１のベースは、信号下ヲ受取る。そ
のエミッタは、抵抗体Ｒ４−１を介して接地され、その
コレクタは、抵抗体Ｒ３−１を介してバイアス電圧Ｖｐ
に接続されている。
のエミッタは、抵抗体Ｒ４−１を介して接地され、その
コレクタは、抵抗体Ｒ３−１を介してバイアス電圧Ｖｐ
に接続されている。
プル・トランジスタＴ３−１は、そのベースが、トラン
ジスタＴ２−１のコレクタに接続され、そのコレクタが
、バイアス電圧に接続され、そして、そのエミッタが、
ダイニードＤ６−１を介して、ブツシュ・トランジス７
Ｔ５−１のコレクタに接続されている。トランジスタＴ
５−１は、そのベースが、Ｔ２−１のエミッタに接続さ
れ、そのエミッタが、接地されている。
ジスタＴ２−１のコレクタに接続され、そのコレクタが
、バイアス電圧に接続され、そして、そのエミッタが、
ダイニードＤ６−１を介して、ブツシュ・トランジス７
Ｔ５−１のコレクタに接続されている。トランジスタＴ
５−１は、そのベースが、Ｔ２−１のエミッタに接続さ
れ、そのエミッタが、接地されている。
同相出力φは、トランジスタＴ６−１のエミッタから取
り出され、また補数出力φは、トランジスタＴ３−２の
エミッタから取り出される。
り出され、また補数出力φは、トランジスタＴ３−２の
エミッタから取り出される。
トランジスタＴ１１−１が、トランジスタＴ２−１に並
列に設けられ、そのコレクタは、Ｔ２−１のコレクタに
接続され、捷だそのエミッタは、Ｔ２−１のエミッタに
接続されている。
列に設けられ、そのコレクタは、Ｔ２−１のコレクタに
接続され、捷だそのエミッタは、Ｔ２−１のエミッタに
接続されている。
トランジスタＴ１１−１のベースは、接地接続された抵
抗体Ｒ１１−１と回路２の出力φに接続された抵抗体Ｒ
１’Ｏ−２とを含む分割ブリッジの中間タップに接続さ
れている。
抗体Ｒ１１−１と回路２の出力φに接続された抵抗体Ｒ
１’Ｏ−２とを含む分割ブリッジの中間タップに接続さ
れている。
回路動作は、以下のとおりである。
１、 アップ・レベルの入力がある。
Ｔ１−１が導電して、Ｔｌ−１のコレクタ電圧が低くな
り、１■ 、即ち、好実施例では、１゜Ｅ Ｏｖである電圧をわずかに越える程度になる（ＶＢ。
り、１■ 、即ち、好実施例では、１゜Ｅ Ｏｖである電圧をわずかに越える程度になる（ＶＢ。
は、トランジスタのベース・エミッタ電圧である）。
トラン＃Ｔ２−１力＼わずかに導電して、トランジスタ
Ｔ５−１に対して、Ｉ ＶＢ Ｅよりも低いベース電圧
を与え、このトランジスタをスイッチ・オフする。
Ｔ５−１に対して、Ｉ ＶＢ Ｅよりも低いベース電圧
を与え、このトランジスタをスイッチ・オフする。
トランジスタＴ２−１のコレクタ電圧は高く（バイアス
電圧Ｖ ｐ近くである）、トランジスタＴ６−１を導電
させ、そして出力φを高くする。このレベルを抵抗体Ｒ
ＩＤ−１及びＲ１１−２’で分割することてより得られ
る電圧が、回路２のトランジスタＴ１１−２のベースに
印加され、このトランジスタを導電させる。
電圧Ｖ ｐ近くである）、トランジスタＴ６−１を導電
させ、そして出力φを高くする。このレベルを抵抗体Ｒ
ＩＤ−１及びＲ１１−２’で分割することてより得られ
る電圧が、回路２のトランジスタＴ１１−２のベースに
印加され、このトランジスタを導電させる。
それ故に、トランジスタＴ５−２がオンになり、トラン
ジスタＴ ３−２ｈ−オフになって、レベルφは低く力
る。この低い出力電圧が抵抗体Ｒ１０−２及びＲ１１−
１によって分割されて、トランジスタＴ１１−１のベー
スに印加され、それをオフにスイッチする。
ジスタＴ ３−２ｈ−オフになって、レベルφは低く力
る。この低い出力電圧が抵抗体Ｒ１０−２及びＲ１１−
１によって分割されて、トランジスタＴ１１−１のベー
スに印加され、それをオフにスイッチする。
２ 下降遷移が、入力に印加されろ。
この遷移は、トランジスｊｌＴ１−１及びＴ２−２をオ
フにスイッチすることに々る。トランジスタＴ１１−２
が出力φの高いレベルによりオンに保たれている限り、
トランジスタＴ２−２のオフ状態は、トランジスタＴ３
−２及びＴ５−２の状態を変更しない。
フにスイッチすることに々る。トランジスタＴ１１−２
が出力φの高いレベルによりオンに保たれている限り、
トランジスタＴ２−２のオフ状態は、トランジスタＴ３
−２及びＴ５−２の状態を変更しない。
トランジスタＴ１−１がオフにスイッチして、トランジ
スタＴ２−１をオンにスイッチし、トランジスタＴ５−
１をオンに、そしてトランジスタＴろ−１をオフにスイ
ッチする。出力φは、降下信号を出す。
スタＴ２−１をオンにスイッチし、トランジスタＴ５−
１をオンに、そしてトランジスタＴろ−１をオフにスイ
ッチする。出力φは、降下信号を出す。
出力φのレベルが十分に低いときには、トランジスタＴ
１１−２がオフにスイッチして、トランジスタＴ３−２
のベースにおける電圧が上昇し、トランジスタＴ５−２
のベースが抵抗体Ｒ４−２を介して接地されろ。それ故
に、トランジスタＴ５−２はオフにスイッチして、出カ
フの信号が上昇し始める。
１１−２がオフにスイッチして、トランジスタＴ３−２
のベースにおける電圧が上昇し、トランジスタＴ５−２
のベースが抵抗体Ｒ４−２を介して接地されろ。それ故
に、トランジスタＴ５−２はオフにスイッチして、出カ
フの信号が上昇し始める。
出カフの信号は、出力φの信号が抵抗体Ｒ１０−１及び
Ｒ１１−２１Ｃより決められるしきい値如
、達したときにのみ、上昇し始める。
Ｒ１１−２１Ｃより決められるしきい値如
、達したときにのみ、上昇し始める。
ろ 先に得られた最後の状態からの上昇遷移が、入力に
印加される。
印加される。
先に述べたのと反対のプロセスが、起きる。この上昇遷
移は、トランジスタＴｌ−１，７ＡびＴ２−２をオンに
スイッチする。
移は、トランジスタＴｌ−１，７ＡびＴ２−２をオンに
スイッチする。
トランジスタＴ１１−１が抵抗体Ｒ１１−１及びＲ１０
−２で分割される出力■の高いレベルによりオンに保た
れて（・る限りは、出力φの信号には変化が生じない。
−２で分割される出力■の高いレベルによりオンに保た
れて（・る限りは、出力φの信号には変化が生じない。
しかし、人力信号は、トランジスタＴ２−２により、ト
ランジスタＴ３−２及びＴ５−２に伝えられることにな
り、出カフの信号２下げることになる。
ランジスタＴ３−２及びＴ５−２に伝えられることにな
り、出カフの信号２下げることになる。
抵抗体Ｒ１０−２及びＲ１１−１により決められろ、ト
ランジスタＴ１１−１のベースにおけるレベルがオフに
スイッチするしきい値に達したときにのみ、出力φはロ
ックされずに上昇することができる。この場合には、順
次動作（ｓｅｑｕｅｎｃ ｉｎｇ）も捷た、得られろ。
ランジスタＴ１１−１のベースにおけるレベルがオフに
スイッチするしきい値に達したときにのみ、出力φはロ
ックされずに上昇することができる。この場合には、順
次動作（ｓｅｑｕｅｎｃ ｉｎｇ）も捷た、得られろ。
出力信号を上昇させるしきい値は、回路１及び１０
２におけるＲ１１＋Ｒ１０を変更することにより、容易
に調節され得ろ。これにより、φ及びＴの順次動作が正
確に調節されるよ５に々す、それ故に、これらの信号に
より制御される回路に依存して、遅延が改善される。
に調節され得ろ。これにより、φ及びＴの順次動作が正
確に調節されるよ５に々す、それ故に、これらの信号に
より制御される回路に依存して、遅延が改善される。
これらの抵抗体により決められるしきい値の調節範囲は
、これらのブリッジを、トランジスタＴ５−１及びＴ５
−２のコレクタ又はトランジスタＴ６−１及びＴ３−２
のベースへ直接に接続することにより拡張され得る。
、これらのブリッジを、トランジスタＴ５−１及びＴ５
−２のコレクタ又はトランジスタＴ６−１及びＴ３−２
のベースへ直接に接続することにより拡張され得る。
この付加トランジスタにより浪費される電力は、デコー
ダ及びこのデコーダにより制御されるアレイにおいて節
約される、重要な過渡の電力に比較して、無視され得る
。
ダ及びこのデコーダにより制御されるアレイにおいて節
約される、重要な過渡の電力に比較して、無視され得る
。
この回路の原理は、また、例として第４図に示されてい
るような、°゛ブツシユプル″でない回路の実施に対し
ても、適用され得る。
るような、°゛ブツシユプル″でない回路の実施に対し
ても、適用され得る。
第４図に示された回路は、２つの回路４及び５を含んで
いる。最初のものは、真数出力φを提供し、２番目のも
のけ、補数用カフを提供する。
いる。最初のものは、真数出力φを提供し、２番目のも
のけ、補数用カフを提供する。
回路４及び５は、回路１及び２の装置と類似の装置から
成る。それ故に、それらは、接尾部４及び５が夫々付け
られた同じ参照番号で示されている。出力トランジスタ
Ｔ５−４及びＴ５−５の構成は、それらのコレクタが夫
々抵抗体Ｒ５−４及びＲ５−５ｖ介してバイアス電圧に
接続されているので、異なっている。
成る。それ故に、それらは、接尾部４及び５が夫々付け
られた同じ参照番号で示されている。出力トランジスタ
Ｔ５−４及びＴ５−５の構成は、それらのコレクタが夫
々抵抗体Ｒ５−４及びＲ５−５ｖ介してバイアス電圧に
接続されているので、異なっている。
ベースが抵抗体Ｒ１Ｏ−４、Ｒ１１−４の共通ノードか
ら取った電圧により駆動されろトランジスタＴ１１−４
と、ベースが抵抗体Ｒ１０−５、Ｒ１１−５の共通ノー
ドから取った電圧により駆動されるトランジスタＴ１１
−５の構成は、第３図の回路で得られたものと類似の結
果を与えろ。
ら取った電圧により駆動されろトランジスタＴ１１−４
と、ベースが抵抗体Ｒ１０−５、Ｒ１１−５の共通ノー
ドから取った電圧により駆動されるトランジスタＴ１１
−５の構成は、第３図の回路で得られたものと類似の結
果を与えろ。
本発明の好実施例では、選ばれるワード線の選択は、入
力に印加された対応するアドレス・ビットがアレイ中の
そのワード線に関係付けられたダイオードをオフにスイ
ッチすることを意味する。
力に印加された対応するアドレス・ビットがアレイ中の
そのワード線に関係付けられたダイオードをオフにスイ
ッチすることを意味する。
即ち、選択は、選ばれる線に応じてφ又はφの上昇エツ
ジにより確実になされろ。それ故に、遅延制御トランジ
スタＴ１１−１及びＴ１１−２は、−にお 下降エツジが人力に印加されるとぎには、φける上昇エ
ツジの出現を遅らせ、上昇エツジが入力に印加されると
きには、φにおける上昇エツジの出現を遅らせる。
ジにより確実になされろ。それ故に、遅延制御トランジ
スタＴ１１−１及びＴ１１−２は、−にお 下降エツジが人力に印加されるとぎには、φける上昇エ
ツジの出現を遅らせ、上昇エツジが入力に印加されると
きには、φにおける上昇エツジの出現を遅らせる。
逆の場合には、選択を遅延させるために反対の導電性の
トランジスタを用いて構成を変更する必要があることは
、明らかであろう。
トランジスタを用いて構成を変更する必要があることは
、明らかであろう。
第１図は、本発明が実施され得るデコーダ回路を示す。
第２Ａ図及び第２Ｂ図は、先行技術のデコーダ構成にお
いて複数選択が実行されるようにする信号を示す。第６
図は、真数／補数発生器の最初の実施例を示す。第４図
は、真数／補数発生器の他の可能な実施例を示す。 １・・・・第１回路、２・・・・第２回路。 出願人 インターナシタカル・ビジネス・マシー
ンズ・コーホし−ションＦＩＧ、２Ｂ ｕ、 ［’ 士 ＦＩＧ、３ ＦＩＧ、４
いて複数選択が実行されるようにする信号を示す。第６
図は、真数／補数発生器の最初の実施例を示す。第４図
は、真数／補数発生器の他の可能な実施例を示す。 １・・・・第１回路、２・・・・第２回路。 出願人 インターナシタカル・ビジネス・マシー
ンズ・コーホし−ションＦＩＧ、２Ｂ ｕ、 ［’ 士 ＦＩＧ、３ ＦＩＧ、４
Claims (1)
- 【特許請求の範囲】 入力信号を受取り当該入力信号の真数値を出力する第１
回路と、入力信号を受取り当該入力信号の補数値を出力
する第２回路とを有する真数／補数発生器であって、 前記第１回路が、前記第２回路の出力信号から得られる
しきい値に応答して前記第１回路の出力信号のエツジを
遅延させる遅延制御手段を含み、前記第２回路が、前記
第１回路の出力信号から得・られるしきい値に応答して
前記第２回路の出力信号のエツジを遅延させる遅延制御
手段を含むことを特徴とする真数／補数発生器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP82430009.9 | 1982-03-24 | ||
| EP82430009A EP0089441B1 (fr) | 1982-03-24 | 1982-03-24 | Générateur de valeur vraie/complément |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58164091A true JPS58164091A (ja) | 1983-09-28 |
| JPH0241837B2 JPH0241837B2 (ja) | 1990-09-19 |
Family
ID=8189978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57222197A Granted JPS58164091A (ja) | 1982-03-24 | 1982-12-20 | 真数／補数発生器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4529896A (ja) |
| EP (1) | EP0089441B1 (ja) |
| JP (1) | JPS58164091A (ja) |
| DE (1) | DE3279782D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06223578A (ja) * | 1991-10-30 | 1994-08-12 | Internatl Business Mach Corp <Ibm> | ワード・デコーダ用飽和防止クランプ |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60172821A (ja) * | 1984-02-13 | 1985-09-06 | Fujitsu Ltd | Ｔｔｌ回路 |
| US4649297A (en) * | 1985-02-22 | 1987-03-10 | Fairchild Semiconductor Corporation | TTL circuits generating complementary signals |
| US4668879A (en) * | 1986-02-10 | 1987-05-26 | International Business Machines Corporation | Dotted "or" function for current controlled gates |
| US5140174A (en) * | 1991-01-25 | 1992-08-18 | Hewlett-Packard Co. | Symmetric edge true/complement buffer/inverter and method therefor |
| US5198700A (en) * | 1991-11-08 | 1993-03-30 | Dallas Semiconductor Corp. | Doubletpulse generator |
| US5541541A (en) * | 1994-11-23 | 1996-07-30 | Texas Instruments Incorporated | Comparator circuit for decreasing shoot-through current on power switches |
| US6480438B1 (en) * | 2001-06-12 | 2002-11-12 | Ovonyx, Inc. | Providing equal cell programming conditions across a large and high density array of phase-change memory cells |
| US7378876B2 (en) * | 2006-03-14 | 2008-05-27 | Integrated Device Technology, Inc. | Complementary output inverter |
Citations (2)
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Family Cites Families (13)
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| US4424455A (en) * | 1982-04-22 | 1984-01-03 | Motorola, Inc. | Glitch eliminating data selector |
-
1982
- 1982-03-24 EP EP82430009A patent/EP0089441B1/fr not_active Expired
- 1982-03-24 DE DE8282430009T patent/DE3279782D1/de not_active Expired
- 1982-12-09 US US06/448,135 patent/US4529896A/en not_active Expired - Fee Related
- 1982-12-20 JP JP57222197A patent/JPS58164091A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51142925A (en) * | 1975-06-04 | 1976-12-08 | Hitachi Ltd | Address buffer circuit |
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| JPH06223578A (ja) * | 1991-10-30 | 1994-08-12 | Internatl Business Mach Corp <Ibm> | ワード・デコーダ用飽和防止クランプ |
| JP2527884B2 (ja) * | 1991-10-30 | 1996-08-28 | インターナショナル・ビジネス・マシーンズ・コーポレイション | ワ―ド・デコ―ダ用飽和防止クランプを用いたデコ―ダ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0241837B2 (ja) | 1990-09-19 |
| EP0089441A1 (fr) | 1983-09-28 |
| EP0089441B1 (fr) | 1989-06-21 |
| US4529896A (en) | 1985-07-16 |
| DE3279782D1 (en) | 1989-07-27 |
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