JPS58128088A - バイポ−ラ・ランダムアクセスメモリ用の電流ダンプ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、デジタルコンピュータのランダムアクセスメ
モリ回路に関するものであって、更に詳細には、メモリ
のワード線の非選択状態を検知し、それに応答してメモ
リセルを急速に放電させる為の電流ダンプを与える回路
に関するものである。

バイポーラランダムアクセスメモリ（ＲＡＭ）は、複数
個の行及び列を有するマトリクスから構成され、各々の
行及び列が複数個のメモリセルを有するものである。各
列内に於ける各セルは、１対のビット線に接続されてお
り、各行内に於ける各セルは１対のワード線に接続され
ている。マトリクス内に於いて特定のセルを選択する場
合には、所望のセルに共通の特定の行及び列に対して所
定の電圧乃至は電流を印加させる。

各行に於ける複数個のメモリセルはその行に於ける上部
ワード線に電圧を印加することによってイネーブルされ
、従って選択状態とされ、その様な状態に於いて電流が
セルを介して下部ワード線から流れることが可能となる
。通常、下部ワード線は適宜の電流源を介して回路接地
の様な基準電圧へ接続されており、従ってセルの行を介
して流れる電流を制御乃至は制限する。しかしながら、
複数個のセルを有する行は極めて大きな容−を有し、従
って上部ワーｉ線から電圧を取去って行が非選択状態に
なると、その行の容量が放電されるまで上部ワード線は
＾電圧である選択状態に留まることとなる。この様な容
量放電を行なう為に時間が必要であるということは、明
らかにメモリの動作速度を遅くすることとなる。

本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消したＲＡＭ１ｌ流ダンプ
回路を提供することを目的とする。

本発明によれば、ワード線が非選択状態であることを検
知して、大電流ダンプ源へのトランジスタスイッチをオ
ンさせ、該大電流ダンプ源が金てのセルの容量を極めて
急速に放電させるものである。

上部ワード線が低レベルである非選択状態から高レベル
である選択状態へ変換された場合には、本回路はＲＡＭ
の行の内で何れの行を介しても大きなＯ，Ｃ，電流が流
れることを防止し、従って高ダンプ電流はセルを介して
流れることは不可能となる。

本発明回路は、ＲＡＭメモリのワード線スイッチング用
トランジスタを介して流れる電流を検知し電圧信号を発
生して、該電圧信号が処理されてメモリの行に於ける下
部ワード線に接続された通常の低電流スタンバイ電流源
と並列的に高電流ダンプ用トランジスタを制御し、従っ
て行の大きな容量を放電させると共に、上部ワード線上
の電圧を低下させる。上部ワード線上の電圧が非選択状
態とされたワード線ドライバの電圧よりも１個のＶＢＥ
分だけ低いレベルへ降下すると、ワード線スイッチング
トランジスタがオンし、処理を行なう本回路は高電流ダ
ンプ用トランジスタをオフさせ、その結果放電されたメ
モリセルからなる行は再度選択される為の準備がなされ
る。

以下、添付の図面を参考に本発明の具体的実施の態様に
ついて詳細に説明す！。図面に示した如く、従来のワー
ド線ドライバ回路（不図示）の出力端がワード線スイッ
チングトランジスタ１０のベースへ接続されている。ト
ランジスタ１０のエミッタは、例えばセル１４の様なラ
ンダムアクセスメモリセルの行の上部ワード纏１２へ接
続されている。セル１４の様なセルの各々は、上部ワー
ド線１２と下部ワード線１６との間に接続されており、
下部ワード線１６は低電流スタンバイ電流源を介して回
路接地の様な基準電圧へ接続されている。図示例に於い
ては、低電流スタンバイ電流源はＮＰＮトランジスタ１
８を有しており、トランジスタ１８のエミッタは適宜の
抵抗２０を介して回路接地へ接続されると共にそのベー
スは基準電圧２２へ接続されている。基準電圧２２は基
準接地電圧よりも１．ＳＶ　ｓＥ分だけ高いレベルに設
定されている。トランジスタ１８と直列抵抗２０とを有
する低電流スタンバイ電流源は、ＲＡＭの行へ小さなス
タンバイ電流を供給し、非選択状態にある場合にデータ
が失われることがないことを確保している。

ワード線スイッチングトランジスタ１０のエミッタは、
ダイオード接続させたトランジスタ２６とそれと並列接
続した抵抗２８とで構成された電流検知回路を介して電
源電圧Ｖｃｃ導体２４へ接続されている。ダイオード接
続させたトランジスタ２６のエミッタはスイッチングト
ランジスタ１０のコレクタへ接続すると共に導体３０へ
接続されており、導体３０はトランジスタ３２のベース
へ接続されている。トランジスタ３２のコレクタは電源
電圧Ｖｃｃ導体２４へ接続されており、そのエミッタは
、２個のダイオード接続させたトランジスタ３４及び３
６と直列的にトランジスタ３８を有する電流源へ接続さ
れており、トランジスタ３８のエミッタは抵抗４０を介
して回路接地へ接続されている。トランジスタ３８のベ
ースは１．５ｖＢＦのレベルにある基準電圧へ接続され
ている。電流源を構成するトランジスタ３８のコレクタ
及びダイオード接続させたトランジスタ３６のエミッタ
はスイッチングトランジスタ４２のベースへ接続されて
おり、トランジスタ４２のコレクタはセル１４を有する
メモリセルの行に於ける下部ワード１１１６へ接続され
ている。トランジスタ４２のエミッタはトランジスタ４
４のエミッタへ接続されており、トランジスタ４４のコ
レクタは電源電圧Ｖ＝導体へ接続されており、トランジ
スタ４４のベースは電圧基準器によって電源電圧Ｖｃｃ
のレベルより３．５ＶＢＥ分低いレベルに設定された基
準電圧へ接続されている。トランジスタ４２及び４４の
エミッタはトランジスタ４６のコレクタへ接続されてお
り、トランジスタ４６のエミッタは抵抗４８を介して回
路接地へ接続されている。トランジスタ４６及びそれと
直列接続した抵抗４８を有するＩｉｌ流源は、大きな電
流ダンプを与えるものであって、下部ワード線１６と回
路接地との間に電流路を形成し′【いる。

以下、本発明の図示例に於ける回路の動作について説明
する。初期状態として、ワード線ドライバが高レベルの
選択信号をスイッチングトランジスタ１０のベースに供
給しており、従ってセル１４を有するセルの行を読取り
又は書込みの為に選択しているものと仮定する。従って
、トランジスタ１０はオンであり、トランジスタ１８と
それとｉＩ列接続した抵抗２０とで構成された電流源に
よって与えられる電流を流している。トランジスタ１０
がオンしているので、上部ワード線１２はトランジスタ
１０のベースに印加されているワード線電圧のレベルよ
りも１個のＶＢＥ分だけ低いレベルにある。トランジス
タ１０を介して流れるコレクタ電流はダイオード接続さ
せたトランジスタ２６及び抵抗２８を介して流れ、導体
３０上に於ける電圧は電源電圧Ｖ国からトランジスタ２
６の■８Ｅを差引いた値のレベルにある。

エミッタホロワトランジスタ３２及びダイオード接続さ
せたトランジスタ３４及び３６はオンである。何故なら
ば、トランジスタ３８及び抵抗４０によって構成される
電流源によって小さな電流が与えられるからである。従
って、導体３０に於ける電圧レベルは低いレベルへ変換
され、その結果トランジスタ４２のベースへ印加される
電圧は導体３０上の電圧レベルよりもａＶＢＥ分だけ低
いレベルであり、即ち電源電圧Ｖｃｃのレベルより４Ｖ
ＢＥ分だけ低いレベルである。トランジスタ４４のベー
スは電源電圧Ｖｃｃのレベルより３．５ＶｓＥ分だけ低
いレベルに維持されているので、トランジスタ４４はオ
ンであり、従ってトランジスタ４４のエミッタに於ける
電圧レベルは電源電圧Ｖｃｃよりも４．５ＶＢＥ分だけ
低いレベルヘクランプされる。

この電圧レベルが導体５ｏへ印加されると共に、トラン
ジスタ４２のエミッタへ印加される。トランジスタ４２
のベース−エミッタ接合を横切っての電圧はトランジス
タ４２をオンさせるのには不十分なものであるから、ト
ランジスタ４２は非導通状態を維持する。従って、トラ
ンジスタ４４は、トランジスタ４６と抵抗４８とを有す
る電ａｍによって与えられる比較的大きなダンプ電流の
全てを流すこととなる。スイッチングトランジスタ４２
がオフ状態に維持されていやので、セルの行へのワード
線電流はトランジスタ１８と抵抗２ｏとを有する低スタ
ンバイ電流源によって与えられる。

さて、ワード線ドライバ回路が低状態ヘスイッチされて
セル１４を有するセルの行を非選択状態としたものと仮
定する。この場合に、スイッチングトランジスタ１０の
ベースは低レベルヘスイッチされる。しかしながら、大
きなセル容量の為に上部ワード線上の電圧は降下せず、
該容量は低セルスタンバイ電流を供給することによって
放電されるに過ぎない。従って、トランジスタ１０のベ
ース−エミッタ接合は逆バイアスされ、その結果トラン
ジスタ１０はオフされる。抵抗２８を介して実質的にエ
ミッタ電流が流れることがないので、導体３０上の電圧
レベルは実効的ＲＣ時定数によって決定される速度で電
源電圧Ｖｃｃのレベルへ向かって上昇する。又、エミッ
タホロワトランジスタ３２上のエミッタ電圧も上昇して
導体３０上の電圧レベルよりも１個のＶＢＥ分だけ低い
レベルの電圧を維持し、同様に、ダイオード接続したト
ランジスタ３６のエミッタに於ける電圧レベルも上昇し
て導体３０上の電圧レベルよりもａＶＢＥ分だけ低いレ
ベルの電圧を維持する。導体３０上の電圧が上昇すると
共にスイッチングトランジスタ４２のベースに印加され
る電圧が上昇するので、トランジスタ４２はオンされ、
トランジスタ４４はオフされ始める。トランジスタ４２
のベース上の電圧が電源電圧Ｖｃｃレベルよりも３．５
ＶＩＩＥ分だけ降下したレベルと等しくなると、トラン
ジスタ４２と４４とが等しい電流を有する様になる。ト
ランジスタのベース電圧が上昇すると、そのトランジス
タは一層多くの電流をとることとなり、一方トランジス
タ４４は一層少ない電流をとることとなる。この大きな
ダンプ電流が、トランジスタ４２のコレクタ電流となり
、トランジスタ１８と抵抗２０とを有する低電流源によ
って与えられるスタンバイ電流と並列的となる。この大
きなダンプ電流は、極めて急速にセルの大きな容量を放
電させ、上部ワード纏１２上の電圧レベルを急速に降下
させることを可能とする。

上部ワード纏１２上の電圧レベルがトランジスタ１０の
ベースへ印加されている非選択状態とされたワード線ド
ライバ信号よりもＶ８Ｅ１個分のレベルだけ低いレベル
へ降下すると、そのトランジスタは再びオンする。従っ
て、トランジスタ１゜のコレクタ電流は抵抗２８を介し
て上昇し、導体３０上の電圧レベルを低下させる。スイ
ッチングトランジスタ４２のベースへ印加されている電
圧は導体３０上の電圧よりも低い一定のレベルにあるの
で、トランジスタ４２へのベース電圧を低下することは
トランジスタ４２の導通状態を低下させ、トランジスタ
４４を導通状態とさせ始め、従ってトランジスタ４４は
一層ダンプ電流を流す傾向となり一方トランジスタ４２
が流す割合は一層少なくなる。最後に、導体３０上の電
圧は電源電圧ＶｃｃのレベルよりもＶ８Ｅ１個分低いレ
ベルヘクランブされ、トランジスタ４２のベースへの電
圧は電源電圧Ｖｃｃよりも４ＶＢＥ分だけ低いレベルヘ
クランプされる。トランジスタ４２は完全にオフされ、
トランジスタ４４がダンス電流の全てを流すこととなる
。この時点に於いて、メモリセルの行は完全に放電され
、再度選択状態とされる準備がなされる。

以上詳説した如く、本発明回路は、ワード線スイッチン
グトランジスタのコレクタ電流に於ける変化を検知し、
それに対応する電圧信号を発生し、該信号は信号変換用
エミッタホロワ３２及びダイオード３４及び３６をｈす
る回路内に於いて処理されて電流ダンプ用のトランジス
タスイッチ４２の導通量を制御する。ダンプスイッチ４
２は電流分路用トランジスタ４４に対してバランスされ
てワード線が非選択状態になると急速に導通状態となり
、又大きなセル容量が放電され且つ上部ワード線上の電
圧がワード線ドライバ回路の非選択状態のレベル以下に
降下すると非導通状態となる。

以上、本発明の具体的構成に付いて詳細に説明したが、
本発明はこれら具体例にのみ限定されるべきものではな
く、本発明の技術的範囲を逸脱することなしに種々の変
形が可能であることは勿論である。

【図面の簡単な説明】

添付の図面は本発明電流ダンプ回路の１例を示した回路
図である。 （符号の説明） １０：　ワード線スイッチングトランジスタ１２：　上
部ワード線 １４：　メモリセル １６：　下部ワード線 ２４：　電源電圧Ｖｃｃ導体 特許出願人　　　フェアチアイルド　カメラアンド　イ
ンストルメント コーポレーション −５４’

Claims (1)

1. 【特許請求の範囲】 、１．ワード線ドライバによって行が非選択状態とされ
   た場合に上部ワード線と下部ワード線との闇に接続され
   ているメモリセルの行を急速に放電する為のＲＡＭ電流
   ダンプ回路に於いて、メモリセルの行の上部ワード線と
   電源電圧Ｖｃｃとの藺に接続して設けられておりワード
   線ドライバからの信号に応答するワード線トランジスタ
   スイッチを有しており、 前記ワード線トランジスタスイッチと前記電源電圧Ｖｃ
   ｃとの闇に接続して設けられた電流検知手段を有してお
   り、前記検知手段は前記トランジスタスイッチを介して
   の電流の流れを表わす第１電圧レベルを有する電圧信号
   を発生すると共に前記トランジスタスイッチを介して流
   れるコレクタ電流が存在しないことを表わす第２電圧レ
   ベルを有する電圧信号を発生することが可能であり、前
   記メモリセルの行の下部ワード線とダンプ電流源との間
   に接続して設けられた電流ダンプスイッチングトランジ
   スタを有しており、前記ダンプスイッチングトランジス
   タは前記電流検知手段の電圧信号に応答し、 前記電源電圧と前記ダンプスイッチングトランジスタの
   エミッタとの間に接続して設けられた分路用トランジス
   タを有しており、前記分路用トランジスタのベースは前
   記電流検知手段によって第１電圧レベル信号が発生され
   ている閣は前記電流ダンプスイッチングトランジスタが
   導通状態となることを防止し且つ第２電圧レベル信号が
   発生されている間は前記ダンプスイッチングトランジス
   タが導通状態となることを許容する電圧レベルに前記エ
   ミッタをクランプする電圧源へ接続されていることを特
   徴とする回路。 ２、上記第１項に於いて、前記電流検知手段がダイオー
   ドを有しており、前記第１電圧レベル信号は前記電源電
   圧■ωレベルよりもＩＩｉのべ−スーエミッタ電圧降下
   分だけ低いレベルヘクランプされ、ｉ記第２電圧しベル
   信号は前記電源電圧Ｖｃｃレベルへ近接するものである
   ことを特徴とする回路。 ３、上記第１項又は第２項に於いて、前記第１電圧レベ
   ル信号及び第２電圧レベル信号を同層だけ降下させて前
   記電流ダンプスイッチングトランジスタのベースへ印加
   させる信号変換回路を有することを特徴とする回路。 ４、上記第３項に於いて、前記分路用トランジスタが前
   記電流ダンプトランジスタスイッチのエミッタを電源電
   圧Ｖｃｃのレベルよりもベース−エミッタ電圧降下分の
   ４．５倍だけ低いレベルにクランプし、前記ダンプスイ
   ッチングトランジスタのベースへ印加される前記第ルベ
   ル信号は前記電源電圧Ｖｃｃのレベルよりもベース−エ
   ミッタ電圧降下分の′４．０倍だけ低いレベルであり、
   前記ダンプスイッチングトランジスタへ印加される前記
   １１２電圧レベルは前記電源電圧■αのレベルよりもベ
   ース−エミッタ電圧降下分の３倍だけ低いレベルである
   ことを特徴とする回路。 ５、上記第３項又は第４項に於いて、前記信号変換回路
   が前記電源電圧■匡と第１電流源との間に接続して設け
   たエミッタホロワトランジスタを有しており、前記電流
   エミッタホロワトランジスタは前記電流検知手段によっ
   て発生される前記電圧信号に応答し、又前記信号変換回
   路が前記エミッタホロワトランジスタのエミッタと前記
   電流源との間に直列接続された少なくとも１個のダイオ
   ード接続させたトランジスタを有することを特徴とする
   回路。 ６、上記第１項乃至第５項の内の何れか１項に於いて、
   前記メモリの行の下部ワード線と基準電圧レベルとの間
   に接続して設けた第２電流源を有しており、前記第２電
   流源は低スタンバイ電流を供給して前記行内に於けるセ
   ルの記憶内容を維持し、前記電流ダンプスイッチングト
   ランジスタと前記ダンプ電流源とが前記第２電流源に並
   列接続されてい菰ことを特徴とする回路。