JPH0773675A - メモリ選択回路 - Google Patents

Abstract

(57)【要約】 【目的】 セル選択の放電時間及び荷電時間の両方を減
少させるメモリ選択回路を提供すること。 【構成】 各ラインに対してその回路は、ラインに接続
されたラインドライバと、そのラインドライバを調整し
てそこに接続されたラインをアドレス信号に応答して活
性化するための入力段階と、前記選択ラインに放電電流
を供給してそのラインの不活性化を高速化する制御スイ
ッチングデバイスと、前記制御スイッチングデバイスを
調整して前記選択ラインの放電電流の供給をアドレス信
号内の変化に応答して開始するような入力段階の一部を
形成する手段とを含む。ある実施例ではこのラインドラ
イバはまた、アドレス信号の供給に続く限定時間の間増
加する速度でターンオンされて前記ラインの活性化を高
速なものとする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般に、高速デジタルコ
ンピュータ及びそのようなもの、更に言えば高性能集積
回路メモリにおけるセルの選定及び解除のための回路に
関する。

【０００２】

【従来の技術】ＥＣＬ（エミッタ結合ロジック）バイポ
ーラメモリチップのようなセミコンダクタメモリチップ
は一般に、ビット（列）及びワード（行）の配列に構成
されており、セルの１つ１つをデータをそこに書き込ん
だりあるいはデータをそこから読み出したりするために
アドレス指定することが可能であるような比較的多数の
メモリセルを有している。１６Ｋビットのランダムアク
セスメモリは、例えば１２８列と１２８行のメモリセル
を有し、所定列内の全てのセルは単一のワードラインと
結合され、所定行内の全てのセルはビットライン対に接
続されていてもよい。

【０００３】これらのセルはそれぞれ平行に接続されて
いるため、その結果として、メモリの性能を限定し得る
比較的大きな電気容量性ロードとなる。ラインは一般
に、それに異なる電圧レベルを印加することによって選
択されまた解除されるものであり、電圧幅の容量及び大
きさが、そのラインが異なる電圧レベル間を揺れ動くこ
とが出来るスピードを制限する。これはデータが書き込
まれたり読み出されたりすることが出来る速度を制限す
るものである。なぜなら、あるセルは、他のセルが有効
なデータを有するために選択されることが可能となる前
に、完全に解除されなければならないからである。

【０００４】ＥＣＬバイポーラメモリでは、ワードライ
ンの降下遷移は常に遅延の主要な要素であるが、上昇遷
移もまた要因となる。ワードラインがより素早くその
「低い」ポテンシャル（選択されていない状態）にブル
ダウンされればされる程、より早く他のワードラインは
選択され、またより早く有効データをそこに書き込んだ
りあるいはそこから読み出したりすることが出来る。

【０００５】

【発明の概要】本発明は、セル選択ラインの放電時間及
び荷電時間の両方を減少させた改善されたメモリ選択回
路を提供する。個々のラインに対して、この回路は、そ
のラインに結合されたラインドライバ、アドレス信号に
応答してそこに結合されたラインを活性化するようその
ラインドライバを調整する入力段階、放電電流をその選
択ラインに与えてラインの活性化の終了を高速化するた
めの制御スイッチング手段、及び制御スイッチング手段
を調整してアドレス信号内の荷電に応答し、選択ライン
への放電電流の適用を開始するための入力段階の部分を
形成する手段とを含む。ある実施例には、アドレス信号
の適用の後の限定時間の間増加されたレベルでラインド
ライバをターンオンしてラインの活性化を高速化すると
いう手段も含まれる。

【０００６】

【実施例】図において選択回路は、上位ワードライン１
２と下位ワードライン１３との間に結合された複数のメ
モリセル１１を有するＥＣＬバイポーラメモリと関連し
て示されている。これらのセルはまた、図示する都合上
省略されたビットラインに接続されている。図１の実施
例において、上位ワードラインは、ワードラインに接続
されているエミッタと抵抗１６によって電圧ＶＣＣに接
続されているコレクタを有するトランジスタ１４によっ
て駆動される。「賦活」電流は抵抗１７及び電流源１８
によってドライバに与えられ、それはまた降下遷移の間
ワードライン上に付加的なプルダウン電流を与える。電
流源１８は、抵抗１７と同様な抵抗を通じて回路の他の
段階においてドライバトランジスタに同様の電圧を与え
る。クランピングトランジスタ１９は、トランジスタ１
４のコレクタに接続されており、ドライバトランジスタ
の飽和を防ぐ。

【０００７】このドライバトランジタは、入力段階２２
においてアドレスデコーダとして機能する３入力ＥＣＬ
ＮＯＲゲート２１によって制御される。このゲートはＥ
ＣＬ対の片一方の半分を形成するトランジスタ２３〜２
５を備え、対のもう一方の半分を形成する付加的なトラ
ンジスタ２６を有する。入力信号Ｉ₁ 〜Ｉ₃ はトランジ
タ２３〜２５のベースに供給され、基準信号ＲＥＦはト
ランジスタ２６のベースに供給される。トランジスタ２
３〜２５のコレクタは電圧ＶＣＣにトランジスタ２７に
よって接続されており、電流はそれらのトランジスタの
エミッタに接続された抵抗２８とトランジスタ２９を通
じてＥＣＬ対に供給される。

【０００８】全ての入力信号Ｉ₁ 〜Ｉ₃ が「低い」限
り、トランジスタ２３〜２５はターンオフされており、
そのため、そのドライバを「オン」に保持している（つ
まり高出力状態）ＶＣＣ付近のレベルにおけるドライバ
トランジスタ１４のベースでの電圧もまたターンオフさ
れており、そのため所定の状態でそのドライバに接続さ
れているワードラインもまたターンオフされている。も
し入力信号のうちのいづれか１つあるいはそれ以上が
「高い」であると、トランジスタ１４のベースはプルダ
ウンされ、そのドライバをターン「オフ」し（つまり低
い出力状態）、そしてそのワードラインを解除する。

【０００９】ワードラインが放電される際の速度を増加
させ、それによってワードライン間の遷移時間を減らす
ため、トランジスタ３１と電流源３２はラインに放電電
流を与えるようより低いワードライン１３に接続されて
いる。もし望みなら、第２トランジスタ３３をトランジ
スタ３１に接続してＥＣＬ対を形成し放電電流を運搬す
ることも出来る。

【００１０】トランジスタ３６は、ワードライン内の遷
移を感知するためにドライバトランジスタ１４のコレク
タに接続されている。このトランジスタはエミッタフォ
ロアとして機能するものであり、そのベースはドライバ
のコレクタに接続されており、トランジスタ３７と３８
の付加的な対は感知トランジスタ３６と放電トランジス
タ３１との間に直列に接続されている。これらのトラン
ジスタは、ＥＣＬレベルシフトの３つの段階を与えるも
のであり、これらのトランジスタのための「賦活」電流
は電流源３９によって与えられる。

【００１１】ワードライン遷移が開始すると、ドライバ
トランジタ１４のベースにおける電圧素早く立ち下がっ
てそのドライバトランジスタをターンオフしがちにな
り、抵抗１６を通じて電流の遷移損失を作る。トランジ
スタ１４のコレクタにおける電圧はほぼ３００ｍＶだけ
増加し、そしてこのパルスはトランジスタ３６〜３８に
よってトランジスタ３１のベースに送信される。トラン
ジスタ３１は多数のメモリセルに共通の大きな電流源を
共有するため、それはそのベースエミッタ電圧内の３０
０ｍＶ上昇に強く応答してターンオンし、それによって
より低いワードラインにプルダウン、あるいは放電、電
流を与えるのである。トランジスタ１４のエミッタが降
下するワードラインに応答するのに十分な程低くプルさ
れると、トランジスタ１４は再び導電し始め、その３０
０ｍＶパルスは終了させられ、遷移放電電流をシャット
オフする。

【００１２】この実施例はワードラインを放電するため
に必要な時間を減少させることによってアクセススピー
ドにある改善をもたらすものではあるが、ある欠点を有
している。それは、ワードラインドライバのコレクタに
おける抵抗１６がドライバトランジスタ上にわずかな順
方向バイアスを引き起こしがちであり、それによってデ
バイスの応答時間が遅延するということである。ドライ
バのコレクタにおける電圧は、トランジスタが処理しな
ければならない電流レベルに必要な比較的大きなトラン
ジスタ形状の大きさに因り、むしろ遅く変化する。ドラ
イバが「低い」即ち未選択状態にある場合に電流を最小
にするためには、抵抗１６は比較的大きな値を持たなけ
ればならず、その結果、ドライバのコレクタにおけるＲ
Ｃ時定数は不所望な大きなものとなる。トランジスタ３
１が導電し始める前にトランジスタ３６〜３８によって
与えられた３つのシフトレベルを通じて付加的な遅延が
信号の伝搬によって作り出される。この回路はまた、ト
ランジスタが「オフ」（つまりその低い出力状態にあ
る）の場合にドライバトランジスタのコレクタにおける
レベルが適当なものであることを確実なものとし、そし
てトランジスタ３７〜３９によって形成された３段階レ
ベルシスターに「賦活」電流を供給するよう別個の電流
源を必要とする。これらの付加的な電流源の結果、回路
内には望ましくない高い電力浪費が生じる。

【００１３】図２の実施例は図１の実施例と多くの点に
おいて同様のものであり、これら２つの実施例内の参照
番号はお互いに対応するものである。しかしながら、図
２の実施例は、ワードライン遷移が検出される方法と、
信号が放電トランジスタに供給される方法の点において
重大な違いがある。図２の実施例において、入力段階に
おけるＥＣＬ対の右側のトランジスタ２６のコレクタ
は、単一のエミッタフォロア４１を通じて放電トランジ
スタ３１に接続されている。抵抗４２は上部ワードライ
ン１２とトランジスタ４１のベースとの間に接続されて
おり、クラインピングトランジスタ４３はトランジスタ
のコレクタに接続されて、このトランジスタが飽和する
のを防ぐものである。

【００１４】図１の実施例では全ての入力回路Ｉ₁ 〜Ｉ
₃ が「低い」限りは、トランジスタ２３〜２５は全てオ
フ状態のままであり、ドライバトランジスタ１４のベー
スは高く、このトランジスタはオンを保持しそしてそれ
によって駆動されるワードラインを選択していた。もし
いずれかの入力信号が高くなれば、電流は抵抗２７に向
かい、ドライバトランジスタ１４をターン「オフ」（つ
まり低い出力状態）し、そしてそれに接続されたワード
ラインを解除する電圧降下をこのレジスタの両端に作り
出すのである。このドライバがその低い出力状態のまま
ならば、トランジスタ４１のベースにおける電圧は上位
ワードライン上の電圧にほぼ等しい。このトランジスタ
は小さな賦活電流を抵抗１７を通じて電流源１８から受
取り、そうしてトランジスタのエミッタにおける電圧
は、放電トランジスタのベースコレクタ結合がおよぼ０
ボルトの順方向バイアスを有するようにトランジスタ３
１のベースにおける電圧にセットされる。

【００１５】デコードされたアドレス信号がドライバ１
４に接続されたワードラインを選択した場合、トランジ
スタ２６はその電流をＥＣＬ対から抵抗４２に向け、そ
れはトランジスタ４１のベースにおける電圧が低いこと
を確実にすることにより、その放電回路をそのオフ状態
に保持するのである。トランジスタ４１のベースは低い
ままであり、そうしてこのようにして高い放電電流がワ
ードライン３１に到達したり、上昇（選択）遷移をロー
ディングダウンすることを防ぐのである。

【００１６】図２の実施例の重要な特徴は、一旦ドライ
バトランジスタが解除段階の低い出力状態にシャットオ
フしたりスイッチすると、トランジスタ４１における電
圧はワードライン１２のレベルに向かってとても素早く
上昇するということである。この上昇する電圧によって
トランジスタ４１はターンオンされ、それはその後、放
電トランジスタ３１のベースをプルアップする。抵抗１
７は、電流ローディングを与え且つトランジスタ４１の
エミッタにおける電圧が抵抗のより低い側の電圧を妨げ
ることなく自由に移動することが出来るようにするブリ
ーダ抵抗として機能する。トランジスタ３１のベースに
おけるこの上昇するパルスにより、全ての放電電流はよ
り低いワードラインを通じてながれ、そのワードライン
をプルダウンすることが出来るようになる。トランジス
タ２６のコレクタにおける電圧が、放電電流が終了させ
られるポイントであるトランジスタ４３によって設定さ
れたクランプレベルに降下するまで、この大きな放電電
流は続く。

【００１７】図１の実施例の場合にはその遷移はドライ
バ段階で検出されていたが、図２の実施例においてはド
ライバ段階の代わりに入力段階でその遷移を検出する。
このようにこの遷移は、前の実施例よりもより早い完全
な段階で検出される。これは完全な放電電流がそのワー
ドラインにより早く供給されることを意味し、その結
果、その降下（解除）段階における全体の遅延がより短
いものとなる。上昇（選択）遷移では、その放電電流は
そのワードラインに到達しないように妨げられため、ワ
ードラインの荷電は比較的早いものとされることにな
る。更に、安定した状態選択及び解除状態では、放電電
流の少しの部分だけがより低いワードラインに到達し、
そしてセット安定状態電圧レベルを満足する。

【００１８】図２の実施例はこのように多数の重要な特
徴と利点を有している。解除プロセスは前の実施例より
もより早く開始され、そしてこの放電電流はそのワード
ラインにおよそ１つの遅延段階だけ早く到達する。回路
の自己終了オペレーションは、放電されているノードの
スピードによって決定されたパルス幅を与える。発信は
起こらない。なぜなら、その制御パルスは直接ワードラ
インに結合されているからである。トランジスタ４１
は、放電トランジスタと関連したミラー効果(Miller ef
fect) を減少させる付加的なゲインを与え、そしてまた
レベルシフティングを与えての放電トランジスタの飽和
を防ぐ。ワードライントランジスタ１４のコレクタは電
圧ＶＣＣに直接接続されており、その結果スピードは更
に改善される。この回路は図１の回路よりもより少ない
トランジスタしか有しておらず、電力浪費は余計な電流
源が削除されたおかげでおよそ５０％減少する。

【００１９】図３の実施例は多くの点で図２の実施例と
同様なものであり、またそれら２つの実施例内で対応す
る要素は同じ参照番号で示されている。ワードラインの
放電を高速化することによる解除プロセスの改善に加
え、図３の実施例は選択プロセスの間のワードラインの
荷電を高速化することによってワードライン遷移を更に
増加させるものである。

【００２０】図３の実施例においてプルアップトランジ
スタ４６は、そのトランジスタをそれに接続されたライ
ンがアドレス指定された場合よりもより早くターンオン
するためにドライバトランジスタ１４に接続されてい
る。トランジスタ４６はエミッタフォロアとして接続さ
れており、そのベースは抵抗４７によって電圧ＶＣＣに
接続されており、そしてそのエミッタはそのドライバト
ランジスタのベースに接続されている。

【００２１】入力段階において、トランジスタ２３〜２
５は論理ＯＲ機能を実行すべく接続されており、これら
のトランジスタのコレクタは電圧ＶＣＣに直接接続され
ており、それらのエミッタは抵抗４９及びトランジスタ
５１によって電圧ＶＥＥによって接続されている。この
入力段階はまた、その一方の側にトランジスタ５２、５
３を、他方の側にトランジスタ５４、５６を有するＥＣ
Ｌ対を含む。電流は、トランジスタ５８及び電圧ＶＥＥ
に接続された抵抗５９によってＥＣＬ対に供給される。
ＥＣＬ対に供給された電流レベルは、トランジスタ５８
のベースに供給された制御信号ＶＣＳによって設定され
る。これと同一の信号がトランジスタ４９のベースに供
給され、トランジスタ２３〜２５を通じて電流レベルを
制御する。ＯＲ回路の出力はトランジスタ５２、５３の
ベースに供給され、そして基準信号ＲＥＦ２はトランジ
スタ５４、５６のベースに供給される。

【００２２】トランジスタ５２のコレクタはドライバト
ランジスタ１４のベースに接続されており、トランジス
タ５３のコレクタはプルアップトランジスタ４６のベー
スに接続されている。トランジスタ５４、５６のコレク
タは図２の実施例と同じように放電トランジスタ３１の
動作を制御するトランジスタ４１のベースに接続されて
いる。トランジスタ５２、５３はこのようにドライバト
ランジスタの動作とワードラインの荷電を制御し、トラ
ンジスタ５４、５６はワードラインの放電を制御する。

【００２３】クランピングトランジスタ６１はプルアッ
プトランジスタ４６のエミッタに接続されてそのプルア
ップトランジスタ４６をターンオンし、ドライバトラン
ジスタ１４のベース上の電圧が十分なレベルに到達した
時にそのプルアップ動作を終了する。図に示した実施例
において、クランピングトランジスタのエミッタは−
１．３Ｖの電圧に接続されており、そのクランピング動
作はそのドライバのベースがおよそ−０．５Ｖのレベル
に到達した時に発生する。

【００２４】入力信号Ｉ₁ 〜Ｉ₃ が全て低くなった場
合、トランジスタ５２、５３はターンオフし、そしてド
ライバトランジスタ１４とプルアップトアンジスタ４６
のベースは両方共に電圧ＶＣＣに向かって上昇する。プ
ルアップトランジスタはこのようにしてターンオンさ
れ、ＶＣＣとドライバトランジスタのベースとの間に低
いインピーダンスパスを与え、それは電流源に対して受
動接続だけしか有していなときよりもより高速でドライ
バのベースにおける電圧を上昇させる。ベース電圧が上
昇すると、そのドライバはすぐにターンオンし、そして
この選択プロセスは前の実施例よりもより早く完成され
るのである。ドライバのベースにおける電圧が上昇し続
けると、それはクランピングトランジスタ６１のベース
コレクタ接続におけるポイントが順方向バイアスされで
あろうポイントに到達し、そのプルアップトランジスタ
がターンオフする時点で、そのドライバのベースにおけ
る荷電効果は終了する。このようにこのプルアップトラ
ンジスタは、選択プロセスの最初に回路の開始遷移パル
スを与え、そうしてそれが受動抵抗のみによってプルア
ップされた場合よりもより早い速度でその上昇する遷移
を駆動するのである。一旦このプルアップ抵抗がターン
オフされると、このドライバは、新しいアドレスがＯＲ
回路によってデコードされるまでは、抵抗２７によって
それに与えられた電圧によって保持される。

【００２５】入力信号Ｉ₁ 〜Ｉ₃ のうちの１つが高くな
るとすぐに、トランジスタ５２、５３はターンオンさ
れ、ドライバトランジスタ１４とプルアップトランジス
タ４６のベースをプルダウンし、そのドライバをその低
い出力状態にスイッチしてその解除プロセスを開始す
る。それと同時に、トランジスタ５４、５６はターンオ
フされるため、トランジタ４１のベースにおける電圧は
上部ワードラインのレベルに向かって素早く上昇するこ
とが出来、図２の実施例と同様にワードラインを放電す
るためのパルスを開始する。

【００２６】図３の実施例は、解除されたワードライン
の比較的早い放電を与えるという点で、図２の実施例の
利点を有するものである。更に加えて、それはより素早
く選択プロセスを開始し、そしてより早く上昇する遷移
によって、新しく選択されたワードラインはその高い状
態により素早く到達することが出来、そうしてアクセス
タイムを更に改善するのである。

【図面の簡単な説明】

【図１】図１は本発明に従ったメモリ選択回路の実施例
の回路図である。

【図２】図２は本発明に従ったメモリ選択回路の他の実
施例の回路図である。

【図３】図３は本発明に従ったメモリ選択回路の他の実
施例の回路図である。

【符号の説明】

１１ メモリセル １２ 上位ワードライン １３ 下位ワードライン １４ ドライバトランジスタ １９ クランピングトランジスタ ２１ ３入力ＥＣＬＮＯＲゲート ２２ 入力段階 ２３ トランジスタ ２４ トランジスタ ２５ トランジスタ ３１ 放電トランジスタ ３２ 電流源

───────────────────────────────────────────────────── フロントページの続き (72)発明者 スティーヴン コンラード サリヴァン アメリカ合衆国 カリフォルニア州 95008 キャンベル サン トーマス ア キーノ ロード 833ディー

Claims (3)

【特許請求の範囲】
1. 【請求項１】 選択ラインに接続された複数のセルを有
   するメモリのための選択回路において、 前記ラインを活性化するために前記選択ラインのうちの
   １つに接続されたラインドライバと、 アドレス信号に応答して前記ラインを活性化するよう前
   記ラインドライバを調整するために前記ラインドライバ
   に接続されている入力段階と、 電流源と、 前記電流源から前記選択回路に放電電流を与えて前記ラ
   インの不活性化を高速にする放電電流を与えるための制
   御スイッチング手段と、 アドレス信号の変化に応答して前記選択ラインに前記放
   電電流を供給し始めるために前記制御スイッチング回路
   を調整する入力段階の一部を形成する手段とを備えるこ
   とを特徴とする回路。
2. 【請求項２】 選択ラインに接続された複数のメモリを
   有する選択回路において、 前記ラインを活性化するために前記選択ラインのうちの
   １つに接続されたラインドライバと、 前記ラインドライバに接続されて、アドレス信号の存在
   下で前記ラインを活性化するために前記ラインドライバ
   をターンオンする入力段階と、 前記ラインドライバを増加したレベルでターンオンして
   前記アドレス信号の供給に続く限定時間の間前記選択ラ
   インを活性化することを高速にする手段とを備えること
   を特徴とする回路。
3. 【請求項３】 バイポーラＥＣＬメモリのためのワード
   ライン選択回路において、 ドライバ電流がドライバに与えられた時に前記ワードラ
   インを選択するよう前記ワードラインに接続されたドラ
   イバと、 より素早く前記ワードラインを所定の状態に持っていく
   よう前記ドライバに接続されたプルアップトランジスタ
   と、 前記ラインが前記ドライバの不活性化によって解除され
   た時に前記ラインを放電するために前記ワードラインに
   放電電流を供給するための手段と、 その一方の側に第１と第２のトランジスタを有し、その
   他方の側に第３のトランジスタを有しているＥＣＬ対
   と、 前記ドライバに接続されて前記ドライビング電流の供給
   を制御するための第１トランジスタと、 前記プルアップトランジスタに接続されて前記プルアッ
   プトランジスタの動作を制御するための第２トランジス
   タと、 前記手段に接続されて前記ワードラインに前記放電電流
   を供給して前記放電電流の供給を制御する第３トランジ
   スタとを備えることを特徴とする回路。