JPH02265095A - 半導体回路 - Google Patents
半導体回路Info
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- JPH02265095A JPH02265095A JP1084863A JP8486389A JPH02265095A JP H02265095 A JPH02265095 A JP H02265095A JP 1084863 A JP1084863 A JP 1084863A JP 8486389 A JP8486389 A JP 8486389A JP H02265095 A JPH02265095 A JP H02265095A
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- Japan
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- 239000004065 semiconductor Substances 0.000 title claims description 15
- 230000007423 decrease Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体回路に係り、特にメモリのワード線のよ
うな大きな負荷を高速に駆動するのに好適な回路技術に
関する。
うな大きな負荷を高速に駆動するのに好適な回路技術に
関する。
最近、メモリの高集積化に伴い、ワード線及びピッＩ〜
線に接続されるセル数が増大し、ワード線及びビット線
の浮遊容斌が大きくなってきでいる。
線に接続されるセル数が増大し、ワード線及びビット線
の浮遊容斌が大きくなってきでいる。
このため、メモリのアクセス時間がこれらの充放電時間
に律速されるようになってきた。このため、例えばバイ
ポーラＲＡ Ｍ （Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅ
ｍｏｒｙ）では、特開昭５９−１３２４９０号に記載の
ような高速のワード線放電回路が多数提案されている。
に律速されるようになってきた。このため、例えばバイ
ポーラＲＡ Ｍ （Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅ
ｍｏｒｙ）では、特開昭５９−１３２４９０号に記載の
ような高速のワード線放電回路が多数提案されている。
しかし、従来の放電回路は、ワード線の信号が高電位の
時、常にワード線に電流を流していたので、ワード線の
電位が低ドするという問題があった。
時、常にワード線に電流を流していたので、ワード線の
電位が低ドするという問題があった。
従来の放電回路の一例を第２図にボす。同図で、バイポ
ーラトランジスタＱ Ｉ） Ｃ１遅延回路り及び電流源
ＩＤＣで示すのが放電回路である。以下、この放電回路
の動作原理を簡単に述べる。今ワード線Ｗが選択され高
電位になると、このワード線Ｗに放電電流ＩＤＣが流れ
る。次に、このワード線が高電位から低電位に切り換わ
ると、遅延回路りがあるため、トランジスタＱＤＣはす
ぐにはオフせず、ワード線が十分低電位になるまで、放
電電流ｉＤＣが流れ続ける。このため、ワード線の高電
位から低電位への切り換わりを高速化することができる
。しかし、この従来の放電回路では、ワード線が高電位
の時、常にワード線に電流を流しているため、トランジ
スタＱＷのベース・エミッタ間電圧の増大、及び、１−
ランジスタＱＷのベース電流の増大による負４ａｆ Ｒ
Ｃｌｉ−での電圧降下の増大により、選択されたワード
線の電位が低下するという問題があった。
ーラトランジスタＱ Ｉ） Ｃ１遅延回路り及び電流源
ＩＤＣで示すのが放電回路である。以下、この放電回路
の動作原理を簡単に述べる。今ワード線Ｗが選択され高
電位になると、このワード線Ｗに放電電流ＩＤＣが流れ
る。次に、このワード線が高電位から低電位に切り換わ
ると、遅延回路りがあるため、トランジスタＱＤＣはす
ぐにはオフせず、ワード線が十分低電位になるまで、放
電電流ｉＤＣが流れ続ける。このため、ワード線の高電
位から低電位への切り換わりを高速化することができる
。しかし、この従来の放電回路では、ワード線が高電位
の時、常にワード線に電流を流しているため、トランジ
スタＱＷのベース・エミッタ間電圧の増大、及び、１−
ランジスタＱＷのベース電流の増大による負４ａｆ Ｒ
Ｃｌｉ−での電圧降下の増大により、選択されたワード
線の電位が低下するという問題があった。
本発明の目的は、選択されたワード線の電位が低下する
のを防止できる半導体回路を提供することにある。
のを防止できる半導体回路を提供することにある。
上記目的は、エミッタが電流源に接続され、コレクタが
負荷に接続されたバイポーラトランジスタと、一端が上
記負荷に接続され、他端が上記トランジスタのベースに
接続されたスイッチを有し、上記スイッチのオン・オフ
を制御することで負荷に流れる電流を制御することを特
徴とする半導体回路、 または、コレクタに第１の負荷が接続され、ベースに第
１の信号電圧が印加され、エミッタに電流源が接続され
た第１のバイポーラトランジスタと、コレクタに第２の
負荷が接続され、ベースに第２の信号電圧が印加され、
エミッタに上記電流源が接続された第２のバイポーラト
ランジスタとからなり、上記第１と第２の信号電圧の高
低により、上記第１と第２の負荷に流れる電流を切り換
えるカレン１〜スイツチにおし）て、ドレインに上ｉ己
第１の（または第２の）トランジスタのコレクタが接続
され、ゲー１〜に上記第２の（または第１の）トランジ
スタのコレクタが接続されたＭＯＳトランジスタを設け
たことを特徴とする半導体回路により達成される。
負荷に接続されたバイポーラトランジスタと、一端が上
記負荷に接続され、他端が上記トランジスタのベースに
接続されたスイッチを有し、上記スイッチのオン・オフ
を制御することで負荷に流れる電流を制御することを特
徴とする半導体回路、 または、コレクタに第１の負荷が接続され、ベースに第
１の信号電圧が印加され、エミッタに電流源が接続され
た第１のバイポーラトランジスタと、コレクタに第２の
負荷が接続され、ベースに第２の信号電圧が印加され、
エミッタに上記電流源が接続された第２のバイポーラト
ランジスタとからなり、上記第１と第２の信号電圧の高
低により、上記第１と第２の負荷に流れる電流を切り換
えるカレン１〜スイツチにおし）て、ドレインに上ｉ己
第１の（または第２の）トランジスタのコレクタが接続
され、ゲー１〜に上記第２の（または第１の）トランジ
スタのコレクタが接続されたＭＯＳトランジスタを設け
たことを特徴とする半導体回路により達成される。
上記第１の手段をワード線放電回路に適用する場合は、
上記バイポーラトランジスタをＮＰＮトランジスタとし
、上記スイッチを、ワード線が高電位のときオフし、ワ
ード線が高電位から低電位に切り換わる時及びワード線
が低電位の時オンするように制御すればよい。このよう
にすると、ワード線が高電位の時、ワード線には電流が
流れないため、選択されたワード線の電位が低下すると
いう問題が生じない。しかも、ワード線力棉’ｆ＋電位
から低電位に切り換わる時は、放電電流が流れるので、
ワード線の高電位から低電位への切り換わりを高速化す
ることができる。また、さらに、従来の放電回路では、
ワード線が高電位の時、常にワード線に放電電流を流し
ているため、ワード線の配線抵抗による電位降下または
、配線のエレクトロマイグレーションの制限から放電″
電流の大きさに上限があった。しかし、本発明の放電回
路はワード線が高電位の時、ワード線には電流を流さず
、過渡時のみ大電流を流すので、放電電流の大きさを従
来以上にでき、その分ワード線の高電位から低電位への
切り換わりを高速化することができる。
上記バイポーラトランジスタをＮＰＮトランジスタとし
、上記スイッチを、ワード線が高電位のときオフし、ワ
ード線が高電位から低電位に切り換わる時及びワード線
が低電位の時オンするように制御すればよい。このよう
にすると、ワード線が高電位の時、ワード線には電流が
流れないため、選択されたワード線の電位が低下すると
いう問題が生じない。しかも、ワード線力棉’ｆ＋電位
から低電位に切り換わる時は、放電電流が流れるので、
ワード線の高電位から低電位への切り換わりを高速化す
ることができる。また、さらに、従来の放電回路では、
ワード線が高電位の時、常にワード線に放電電流を流し
ているため、ワード線の配線抵抗による電位降下または
、配線のエレクトロマイグレーションの制限から放電″
電流の大きさに上限があった。しかし、本発明の放電回
路はワード線が高電位の時、ワード線には電流を流さず
、過渡時のみ大電流を流すので、放電電流の大きさを従
来以上にでき、その分ワード線の高電位から低電位への
切り換わりを高速化することができる。
また、上記第２の手段をワード線駆動回路に適用し、上
記第１のバイポーラ１〜ランジスタのコレフタでワード
線を駆動する場合は、上記バイポーラトランジスタをＮ
Ｐ Ｎ Ｉ−ランジスタとし、上記ＭＯＳトランジス
タをＩ）ＭＯ８Ｉ−ランジスタとすればよい。このよう
にすると、第１のバイポーラトランジスタのコレクタが
高電位で、ワード線が高電位の時、上記第２のバイポー
ラトランジスタのコレクタ、すなわち、上記ＰＭＯＳト
ランジスタのゲートは低電位であるため、Ｉ）ＭＯＳト
ランジスタはオンしている。一方、このＰＭＯＳトラン
ジスタは上記第１の負荷と並列に接続されているので、
ワード線を駆動するトランジスタのベース電流が増大し
ても上記第１の負荷での電圧降下は極めて小さくなり、
選択されたワード線の電位が低下するという問題が生じ
ない。また、さらに、ワード線が低電位から高電位に切
り換わる時、上記Ｐ Ｍ ＯＳ トランジスタはオンす
るので、ワード線の低電位から高電位への切り換わりを
高速化することもできる。
記第１のバイポーラ１〜ランジスタのコレフタでワード
線を駆動する場合は、上記バイポーラトランジスタをＮ
Ｐ Ｎ Ｉ−ランジスタとし、上記ＭＯＳトランジス
タをＩ）ＭＯ８Ｉ−ランジスタとすればよい。このよう
にすると、第１のバイポーラトランジスタのコレクタが
高電位で、ワード線が高電位の時、上記第２のバイポー
ラトランジスタのコレクタ、すなわち、上記ＰＭＯＳト
ランジスタのゲートは低電位であるため、Ｉ）ＭＯＳト
ランジスタはオンしている。一方、このＰＭＯＳトラン
ジスタは上記第１の負荷と並列に接続されているので、
ワード線を駆動するトランジスタのベース電流が増大し
ても上記第１の負荷での電圧降下は極めて小さくなり、
選択されたワード線の電位が低下するという問題が生じ
ない。また、さらに、ワード線が低電位から高電位に切
り換わる時、上記Ｐ Ｍ ＯＳ トランジスタはオンす
るので、ワード線の低電位から高電位への切り換わりを
高速化することもできる。
また、既に我々は、ｌ’！： に Ｌ （１：ｍｊ、ｔ
ｔｅｒ ＣｏｕｐｌｅｄＬｏｇｊ、ｃ）回路の出力電位
の低下を防止するために、第３図に示す回路を提案した
。しかし、本図にボす回路をワード線駆動回路に適用す
ると、電流源Ｉ Ｅ Ｆがワード線の数だけ必要となり
、消！Ｒ電力が増大する。これに対し、本発明の回路は
、上記電流源が不要であるため、消費電力が増大すると
いう問題は生じない。
ｔｅｒ ＣｏｕｐｌｅｄＬｏｇｊ、ｃ）回路の出力電位
の低下を防止するために、第３図に示す回路を提案した
。しかし、本図にボす回路をワード線駆動回路に適用す
ると、電流源Ｉ Ｅ Ｆがワード線の数だけ必要となり
、消！Ｒ電力が増大する。これに対し、本発明の回路は
、上記電流源が不要であるため、消費電力が増大すると
いう問題は生じない。
第１図は、本発明の第１の実施例を示す図であり、メモ
リのワード線放電回路及びワー１く線駆動回路に本発明
の半導体回路を適用した例を示している。本実施例の第
」の特徴は、エミッタが電流源に接続され、コレクタが
ワード線Ｗに接続されたバイポーラトランジスタＱＤＣ
と、ドレインが上記ワード線Ｗに接続され、ソースが上
記１〜ランジスタＱ Ｄ Ｃのベースに接続されたＮＭ
Ｏ８ＩＭＯＳトランジスタ」−記ＭＯＳトランジスタの
オン・オフを制御することでワード線Ｗに流れる電流を
制御している点にある。ここで、本例では、ＭＯ８Ｉ−
ランジスタのオン・オフの制御を、こののコレクタに接
続することで実現している。すなわち、このようにする
と、ワード線か高電位のときＭＯＳトランジスタはオフ
し、ワード線が高電位から低電位に切り換わる時及びワ
ード線が低電位の時オンする。よって、ワード線が高電
位の時、ワード線には電流が流れないため、選択された
ワード線の電位が低ドするという問題が生じない。
リのワード線放電回路及びワー１く線駆動回路に本発明
の半導体回路を適用した例を示している。本実施例の第
」の特徴は、エミッタが電流源に接続され、コレクタが
ワード線Ｗに接続されたバイポーラトランジスタＱＤＣ
と、ドレインが上記ワード線Ｗに接続され、ソースが上
記１〜ランジスタＱ Ｄ Ｃのベースに接続されたＮＭ
Ｏ８ＩＭＯＳトランジスタ」−記ＭＯＳトランジスタの
オン・オフを制御することでワード線Ｗに流れる電流を
制御している点にある。ここで、本例では、ＭＯ８Ｉ−
ランジスタのオン・オフの制御を、こののコレクタに接
続することで実現している。すなわち、このようにする
と、ワード線か高電位のときＭＯＳトランジスタはオフ
し、ワード線が高電位から低電位に切り換わる時及びワ
ード線が低電位の時オンする。よって、ワード線が高電
位の時、ワード線には電流が流れないため、選択された
ワード線の電位が低ドするという問題が生じない。
しかも、ワード線が高電位から低電位に切り換わる時は
、放電電流が流れるので、ワード線の高電位から低電位
への切り換わりを高速化することができる。また、さら
に、従来の放電回路では、ワード線が高電位の時、常に
ワード線に放電電流を流しているため、ワード線の配線
抵抗による電位降士または、配線のエレクトロマイグレ
ーションの制限から放電電流の大きさに上限があった。
、放電電流が流れるので、ワード線の高電位から低電位
への切り換わりを高速化することができる。また、さら
に、従来の放電回路では、ワード線が高電位の時、常に
ワード線に放電電流を流しているため、ワード線の配線
抵抗による電位降士または、配線のエレクトロマイグレ
ーションの制限から放電電流の大きさに上限があった。
しかし、本発明の放電回路はワード線が高電位の時、ワ
ード線には電流が流れないため、放′＃、電流の大きさ
を従来以上にでき、その分ワー１〜線の高電位から低電
位への切り換わりを高速化することかできる。
ード線には電流が流れないため、放′＃、電流の大きさ
を従来以上にでき、その分ワー１〜線の高電位から低電
位への切り換わりを高速化することかできる。
本実施例の第２の特徴は、ワード線駆動回路を構成する
カレン１〜スイツチにおいて、トレインに１〜ランジス
タＱ１のコレクタが接続され、ゲー１へにトランジスタ
Ｑ２のコレクタが接続されたＩ）Ｍ ＯＳトランジスタ
ＭＰを設けている点にある。このようにすると、１〜ラ
ンジスタＱ１のコレクタが高電位で、ワード線Ｗが尚電
位の時、１ヘランジスタＱ２とのコレクタ、すなわち、
ＰＭＯＳトランジスタＭＩ）のゲートは低電位であるた
め、］’ Ｍ ＯＳトランジスタはオンしている。一方
、このＩ）ＭＯＳ トランジスタは負荷ＲＣＬと並列に
接続されているので、ワード線を駆動するトランジスタ
ＱＷのベース電流が増大しても負荷ＲＣＬでの電圧降下
のは極めて小さくなり、選択されたワード線Ｗの電位が
低下するという問題が生じない。また、さらに、ワード
線が低電位から高電位に切り換わる時、ＰＭＯＳトラン
ジスタＭ Ｐはオンするので、ワード線の低電位から高
電位への切り換わりを＋＋：＋；速化することもできる
。
カレン１〜スイツチにおいて、トレインに１〜ランジス
タＱ１のコレクタが接続され、ゲー１へにトランジスタ
Ｑ２のコレクタが接続されたＩ）Ｍ ＯＳトランジスタ
ＭＰを設けている点にある。このようにすると、１〜ラ
ンジスタＱ１のコレクタが高電位で、ワード線Ｗが尚電
位の時、１ヘランジスタＱ２とのコレクタ、すなわち、
ＰＭＯＳトランジスタＭＩ）のゲートは低電位であるた
め、］’ Ｍ ＯＳトランジスタはオンしている。一方
、このＩ）ＭＯＳ トランジスタは負荷ＲＣＬと並列に
接続されているので、ワード線を駆動するトランジスタ
ＱＷのベース電流が増大しても負荷ＲＣＬでの電圧降下
のは極めて小さくなり、選択されたワード線Ｗの電位が
低下するという問題が生じない。また、さらに、ワード
線が低電位から高電位に切り換わる時、ＰＭＯＳトラン
ジスタＭ Ｐはオンするので、ワード線の低電位から高
電位への切り換わりを＋＋：＋；速化することもできる
。
第４図は、本発明の第２の実施例をボす図であリ、メモ
リのワード線放電回路及びワード線駆動回路に本発明の
半導体回路を適用した例を示している。本実施例は、第
１図の実施例では放電回路を上側のワード線に付加して
いたのに対し、本実施例では放電回路を上側のワード線
に付加している点のみが異なる。よって、第１図で述べ
た議論が同様に成立し、選択されたワード線の電位が低
下するという問題は生じない。また、ワード線の高電位
から低電位への切り換わりを高速化することができる。
リのワード線放電回路及びワード線駆動回路に本発明の
半導体回路を適用した例を示している。本実施例は、第
１図の実施例では放電回路を上側のワード線に付加して
いたのに対し、本実施例では放電回路を上側のワード線
に付加している点のみが異なる。よって、第１図で述べ
た議論が同様に成立し、選択されたワード線の電位が低
下するという問題は生じない。また、ワード線の高電位
から低電位への切り換わりを高速化することができる。
また、本例でもＰＭＯＳトランジスタＭＰを設けている
ので、ワード線の低電位から高電位への切り換わりを高
速化することができる。
ので、ワード線の低電位から高電位への切り換わりを高
速化することができる。
第５図は、本発明の第３の実施例を示す図であり、メモ
リのワード線放電回路及びワード線駆動回路に本発明の
半導体回路を適用した例を示している。本実施例は、第
１図の実施例では放電回路内のＮＭＯＳトランジスタの
オン・オフの制御をＭＯＳトランジスタのゲートをトラ
ンジスタＱ２のコレクタに接続することで実現していた
のに対し、本実施例ではＮＭＯＳトランジスタのオン・
オフの制御をＭＯＳトランジスタのゲー１−をｉ〜ラン
ジスタＱ１のコレクタにＭＯＳトランジスタＭＰ２２Ｍ
Ｎ２で構成されるインバータを介しで接続することで実
現している点のみが異なる。よって、第１図で述べた議
論が同様に成立し、選択されたワード線の電位が低下す
るという問題が生じない。また、ワード線の高電位から
低電位への切り換わりを高速化することができる。また
、本例でもＰＭＯＳトランジスタＭ ））を設けている
ので、ワード線の低電位から高電位への切り換わりを高
速化することができる。
リのワード線放電回路及びワード線駆動回路に本発明の
半導体回路を適用した例を示している。本実施例は、第
１図の実施例では放電回路内のＮＭＯＳトランジスタの
オン・オフの制御をＭＯＳトランジスタのゲートをトラ
ンジスタＱ２のコレクタに接続することで実現していた
のに対し、本実施例ではＮＭＯＳトランジスタのオン・
オフの制御をＭＯＳトランジスタのゲー１−をｉ〜ラン
ジスタＱ１のコレクタにＭＯＳトランジスタＭＰ２２Ｍ
Ｎ２で構成されるインバータを介しで接続することで実
現している点のみが異なる。よって、第１図で述べた議
論が同様に成立し、選択されたワード線の電位が低下す
るという問題が生じない。また、ワード線の高電位から
低電位への切り換わりを高速化することができる。また
、本例でもＰＭＯＳトランジスタＭ ））を設けている
ので、ワード線の低電位から高電位への切り換わりを高
速化することができる。
第６図は、本発明の第４の実施例を示す図であり、メモ
リのワード線放電回路及びワード線駆動回路に本発明の
半導体回路を適用した例を示している。本実施例は、第
５図の実施例では放電回路を上側のワード線に付加して
いたのに対し、本実施例では放電回路を下側のワード線
に付加している点のみが異なる。よって、第１図で述べ
た議論が同様に成立し、選択されたワード線の電位が低
下するという問題が生じない。また、ワード線の高電位
から低電位への切り換わりを高速化することができる。
リのワード線放電回路及びワード線駆動回路に本発明の
半導体回路を適用した例を示している。本実施例は、第
５図の実施例では放電回路を上側のワード線に付加して
いたのに対し、本実施例では放電回路を下側のワード線
に付加している点のみが異なる。よって、第１図で述べ
た議論が同様に成立し、選択されたワード線の電位が低
下するという問題が生じない。また、ワード線の高電位
から低電位への切り換わりを高速化することができる。
また、本例でもＩ）ＭＯＳトランジスタＭ Ｐを設けて
いるので、ワード線の低電位から高電位への切り換わり
を高速化することができる。
いるので、ワード線の低電位から高電位への切り換わり
を高速化することができる。
以上述べてきたように、本発明を用いると、選択された
ワード線の電位が低下するという問題が生じない。また
、ワード線の高電位から低電位への切り換わりを高速化
することができる。また、ワード線の低電位から高電位
への切り換わりを高速化することができる。
ワード線の電位が低下するという問題が生じない。また
、ワード線の高電位から低電位への切り換わりを高速化
することができる。また、ワード線の低電位から高電位
への切り換わりを高速化することができる。
なお、以上では、本発明をメモリのワード線放電回路に
適用した例を述べてきたが、本発明は、これに限るもの
ではなく、大きな負荷を駆動する回路に同様に適用でき
る。
適用した例を述べてきたが、本発明は、これに限るもの
ではなく、大きな負荷を駆動する回路に同様に適用でき
る。
第１図は本発明の第１の実施例を示すメモリのワード線
放電回路及びワード線駆動回路の回路図、第２図は従来
例を示すメモリのワード線放電回路及びワード線駆動回
路の回路図、第３図はＥＣＬ（Ｅｍｉｔｔｅｒ Ｃｏｕ
ｐｌｅｄ ＬｏｇｉｃＪ回路図、第４図、第５図、第６
図は、本発明の第２、第３、第４の実施例を示すメモリ
のワード線放電回路及びワード線駆動回路の回路図であ
る。
放電回路及びワード線駆動回路の回路図、第２図は従来
例を示すメモリのワード線放電回路及びワード線駆動回
路の回路図、第３図はＥＣＬ（Ｅｍｉｔｔｅｒ Ｃｏｕ
ｐｌｅｄ ＬｏｇｉｃＪ回路図、第４図、第５図、第６
図は、本発明の第２、第３、第４の実施例を示すメモリ
のワード線放電回路及びワード線駆動回路の回路図であ
る。
Claims (1)
- 【特許請求の範囲】 １、エミッタが電流源に接続され、コレクタが負荷に接
続されたバイポーラトランジスタと、一端が上記負荷に
接続され、他端が上記トランジスタのベースに接続され
たスイッチを有し、上記スイッチのオン・オフを制御す
ることで負荷に流れる電流を制御することを特徴とする
半導体回路。 ２、請求項１記載のスイッチは、ＭＯＳトランジスタで
あることを特徴とする半導体回路。 ３、請求項１記載の負荷は、メモリのワード線またはビ
ット線であることを特徴とする半導体回路。 ４、コレクタに第１の負荷が接続され、ベースに第１の
信号電圧が印加され、エミッタに電流源が接続された第
１のバイポーラトランジスタと、コレクタに第２の負荷
が接続され、ベースに第２の信号電圧が印加され、エミ
ッタに上記電流源が接続された第２のバイポーラトラン
ジスタとからなり、上記第１と第２の信号電圧の高低に
より、上記第１と第２の負荷に流れる電流を切り換える
カレントスイッチにおいて、ドレインに上記第１の（ま
たは第２の）トランジスタのコレクタが接続され、ゲー
トに上記第２の（または第１の）トランジスタのコレク
タが接続されたＭＯＳトランジスタを設けたことを特徴
とする半導体回路。 ５、請求項４記載のカレントスイッチは、メモリのワー
ド線またはビット線駆動回路を構成するカレントスイッ
チであることを特徴とする半導体回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1084863A JP2858779B2 (ja) | 1989-04-05 | 1989-04-05 | 半導体回路 |
| KR1019900004612A KR0167550B1 (ko) | 1989-04-05 | 1990-04-04 | 반도체메모리 |
| US07/845,557 US5255225A (en) | 1989-04-05 | 1992-03-04 | Semiconductor integrated circuit device and memory consisting of semiconductor integrated circuit |
| US08/053,330 US5398201A (en) | 1989-04-05 | 1993-04-28 | Bit-line drive circuit for a semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1084863A JP2858779B2 (ja) | 1989-04-05 | 1989-04-05 | 半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02265095A true JPH02265095A (ja) | 1990-10-29 |
| JP2858779B2 JP2858779B2 (ja) | 1999-02-17 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP1084863A Expired - Fee Related JP2858779B2 (ja) | 1989-04-05 | 1989-04-05 | 半導体回路 |
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| JP (1) | JP2858779B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0773675A (ja) * | 1990-05-31 | 1995-03-17 | Digital Equip Corp <Dec> | メモリ選択回路 |
-
1989
- 1989-04-05 JP JP1084863A patent/JP2858779B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0773675A (ja) * | 1990-05-31 | 1995-03-17 | Digital Equip Corp <Dec> | メモリ選択回路 |
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| Publication number | Publication date |
|---|---|
| JP2858779B2 (ja) | 1999-02-17 |
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