JP2858779B2 - 半導体回路 - Google Patents
半導体回路Info
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- JP2858779B2 JP2858779B2 JP1084863A JP8486389A JP2858779B2 JP 2858779 B2 JP2858779 B2 JP 2858779B2 JP 1084863 A JP1084863 A JP 1084863A JP 8486389 A JP8486389 A JP 8486389A JP 2858779 B2 JP2858779 B2 JP 2858779B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体回路に係り、特にメモリのワード線の
ような大きな負荷を高速に駆動するのに好適な回路技術
に関する。
ような大きな負荷を高速に駆動するのに好適な回路技術
に関する。
最近、メモリの高集積化に伴い、ワード線及びビット
線に接続されるセル数が増大し、ワード線及びビット線
の浮遊容量が大きくなってきている。このため、メモリ
のアクセス時間がこれらの充放電時間に律速されるよう
になってきた。このため、例えばパイポーラRAM（Rando
m Access Memory）では、特開昭59−132490号に記載の
ような高速のワード線放電回路が多数提案されている。
しかし、従来の放電回路は、ワード線の信号が高電位の
時、常にワード線に電流を流していたので、ワード線の
電位が低下するという問題があった。
線に接続されるセル数が増大し、ワード線及びビット線
の浮遊容量が大きくなってきている。このため、メモリ
のアクセス時間がこれらの充放電時間に律速されるよう
になってきた。このため、例えばパイポーラRAM（Rando
m Access Memory）では、特開昭59−132490号に記載の
ような高速のワード線放電回路が多数提案されている。
しかし、従来の放電回路は、ワード線の信号が高電位の
時、常にワード線に電流を流していたので、ワード線の
電位が低下するという問題があった。
従来の充電回路の一例を第２図に示す。同図で、バイ
ポーラトランジスタQDC、遅延回路Ｄ及び電流源IDCで示
すのが放電回路である。以下、この放電回路の動作原理
を簡単に述べる。今ワード線Ｗが選択され高電位になる
と、このワード線Ｗに放電電流IDCが流れる。次に、こ
のワード線が高電位から低電位に切り換わると、遅延回
路Ｄがあるため、トランジスタQDCはすぐにはオフせ
ず、ワード線が十分低電位になるまで、放電電流IDCが
流れ続ける。このため、ワード線の高電位から低電位へ
の切り換わりを高速化することができる。しかし、この
従来の放電回路では、ワード線が高電位の時、常にワー
ド線に電流を流しているため、トランジスタQWのベース
・エミッタ間電圧の増大、及び、トランジスタQWのベー
ス電流の増大による負荷RCLでの電圧降下の増大によ
り、選択されたワード線の電位が低下するという問題が
あった。
ポーラトランジスタQDC、遅延回路Ｄ及び電流源IDCで示
すのが放電回路である。以下、この放電回路の動作原理
を簡単に述べる。今ワード線Ｗが選択され高電位になる
と、このワード線Ｗに放電電流IDCが流れる。次に、こ
のワード線が高電位から低電位に切り換わると、遅延回
路Ｄがあるため、トランジスタQDCはすぐにはオフせ
ず、ワード線が十分低電位になるまで、放電電流IDCが
流れ続ける。このため、ワード線の高電位から低電位へ
の切り換わりを高速化することができる。しかし、この
従来の放電回路では、ワード線が高電位の時、常にワー
ド線に電流を流しているため、トランジスタQWのベース
・エミッタ間電圧の増大、及び、トランジスタQWのベー
ス電流の増大による負荷RCLでの電圧降下の増大によ
り、選択されたワード線の電位が低下するという問題が
あった。
本発明の目的は、選択されたワード線の電位が低下す
るのを防止できる半導体回路を提供することにある。
るのを防止できる半導体回路を提供することにある。
上記目的は、エミッタが電流源に接続され、コレクタ
が負荷に接続されたバイポーラトランジスタと、一端が
上記負荷に接続され、他端が上記トランジスタのベース
に接続されたスイッチを有し、上記スイッチのオン・オ
フを制御することで負荷に流れる電流を制御することを
特徴とする半導体回路、 または、コレクタに第１の負荷が接続され、ベースに
第１の信号電圧が印加され、エミッタに電流源が接続さ
れた第１のバイポーラトランジスタと、コレクタに第２
の負荷が接続され、ベースに第２の信号電圧が印加さ
れ、エミッタに上記電流源が接続された第２のバイポー
ラトランジスタとからなり、上記第１と第２の信号電圧
の高低により、上記第１と第２の負荷に流れる電流を切
り換えるカレントスイッチにおいて、ドレインに上記第
１の（または第２の）トランジスタのコレクタが接続さ
れ、ゲートに上記第２の（または第１の）トランジスタ
のコレクタが接続されたMOSトランジスタを設けたこと
を特徴とする半導体回路により達成される。
が負荷に接続されたバイポーラトランジスタと、一端が
上記負荷に接続され、他端が上記トランジスタのベース
に接続されたスイッチを有し、上記スイッチのオン・オ
フを制御することで負荷に流れる電流を制御することを
特徴とする半導体回路、 または、コレクタに第１の負荷が接続され、ベースに
第１の信号電圧が印加され、エミッタに電流源が接続さ
れた第１のバイポーラトランジスタと、コレクタに第２
の負荷が接続され、ベースに第２の信号電圧が印加さ
れ、エミッタに上記電流源が接続された第２のバイポー
ラトランジスタとからなり、上記第１と第２の信号電圧
の高低により、上記第１と第２の負荷に流れる電流を切
り換えるカレントスイッチにおいて、ドレインに上記第
１の（または第２の）トランジスタのコレクタが接続さ
れ、ゲートに上記第２の（または第１の）トランジスタ
のコレクタが接続されたMOSトランジスタを設けたこと
を特徴とする半導体回路により達成される。
〔作用〕 上記第１の手段をワード線放電回路に適用する場合
は、上記バイポーラトランジスタをNPNトランジスタと
し、上記スイッチを、ワード線が高電位のときオフし、
ワード線が高電位から低電位に切り換わる時及びワード
線が低電位の時オンするように制御すればよい。このよ
うにすると、ワード線が高電位の時、ワード線には電流
が流れないため、選択されたワード線の電位が低下する
という問題が生じない。しかも、ワード線が高電位から
低電位に切り換わる時は、放電電流が流れるので、ワー
ド線の高電位から低電位への切り換わりを高速化するこ
とができる。また、さらに、従来の放電回路では、ワー
ド線が高電位の時、常にワード線に放電電流を流してい
るため、ワード線の配線抵抗による電位降下または、配
線のエレクトロマイグレーションの制限から放電電流の
大きさに上限があった。しかし、本発明の放電回路はワ
ード線が高電位の時、ワード線には電流を流さず、過渡
時のみ大電流を流すので、放電電流の大きさを従来以上
にでき、その分ワード線の高電位から低電位への切り換
わりを高速化することができる。
は、上記バイポーラトランジスタをNPNトランジスタと
し、上記スイッチを、ワード線が高電位のときオフし、
ワード線が高電位から低電位に切り換わる時及びワード
線が低電位の時オンするように制御すればよい。このよ
うにすると、ワード線が高電位の時、ワード線には電流
が流れないため、選択されたワード線の電位が低下する
という問題が生じない。しかも、ワード線が高電位から
低電位に切り換わる時は、放電電流が流れるので、ワー
ド線の高電位から低電位への切り換わりを高速化するこ
とができる。また、さらに、従来の放電回路では、ワー
ド線が高電位の時、常にワード線に放電電流を流してい
るため、ワード線の配線抵抗による電位降下または、配
線のエレクトロマイグレーションの制限から放電電流の
大きさに上限があった。しかし、本発明の放電回路はワ
ード線が高電位の時、ワード線には電流を流さず、過渡
時のみ大電流を流すので、放電電流の大きさを従来以上
にでき、その分ワード線の高電位から低電位への切り換
わりを高速化することができる。
また、上記第２の手段をワード線駆動回路に適用し、
上記第１のバイポーラトランジスタのコレクタでワード
線を駆動する場合は、上記バイポーラトランジスタをNP
Nトランジスタとし、上記MOSトランジスタをPMOSトラン
ジスタとすればよい。このようにすると、第１のバイポ
ーラトランジスタのコレクタが高電位で、ワード線が高
電位の時、上記第２のバイポーラトランジスタのコレク
タ、すなわち、上記PMOSトランジスタのゲートは低電位
であるため、PMOSトランジスタはオンしている。一方、
このPMOSトランジスタは上記第１の負荷と並列に接続さ
れているので、ワード線を駆動するトランジスタのベー
ス電流が増大しても上記第１の負荷での電圧降下は極め
て小さくなり、選択されたワード線の電位が低下すると
いう問題が生じない。また、さらに、ワード線が低電位
から高電位に切り換わる時、上記PMOSトランジスタはオ
ンするので、ワード線の低電位から高電位への切り換わ
りを高速化することもできる。
上記第１のバイポーラトランジスタのコレクタでワード
線を駆動する場合は、上記バイポーラトランジスタをNP
Nトランジスタとし、上記MOSトランジスタをPMOSトラン
ジスタとすればよい。このようにすると、第１のバイポ
ーラトランジスタのコレクタが高電位で、ワード線が高
電位の時、上記第２のバイポーラトランジスタのコレク
タ、すなわち、上記PMOSトランジスタのゲートは低電位
であるため、PMOSトランジスタはオンしている。一方、
このPMOSトランジスタは上記第１の負荷と並列に接続さ
れているので、ワード線を駆動するトランジスタのベー
ス電流が増大しても上記第１の負荷での電圧降下は極め
て小さくなり、選択されたワード線の電位が低下すると
いう問題が生じない。また、さらに、ワード線が低電位
から高電位に切り換わる時、上記PMOSトランジスタはオ
ンするので、ワード線の低電位から高電位への切り換わ
りを高速化することもできる。
また、既に我々は、ECL（Emitter Coupled Logic）回
路の出力電位の低下を防止するために、第３図に示す回
路を提案した。しかし、本図に示す回路をワード線駆動
回路に適用すると、電流源IEFがワード線の数だけ必要
となり、消費電力が増大する。これに対し、本発明の回
路は、上記電流源が不要であるため、消費電力が増大す
るという問題は生じない。
路の出力電位の低下を防止するために、第３図に示す回
路を提案した。しかし、本図に示す回路をワード線駆動
回路に適用すると、電流源IEFがワード線の数だけ必要
となり、消費電力が増大する。これに対し、本発明の回
路は、上記電流源が不要であるため、消費電力が増大す
るという問題は生じない。
第１図は、本発明の第１の実施例を示す図であり、メ
モリのワード線放電回路及びワード線駆動回路に本発明
の半導体回路を適用した例を示している。本実施例の第
１の特徴は、エミッタが電流源に接続され、コレクタが
ワード線Ｗに接続されたバイポーラトランジスタQDC
と、ドレインが上記ワード線Ｗに接続され、ソースが上
記トランジスタQDCのベースに接続されたNMOSトランジ
スタを設け、上記MOSトランジスタのオン・オフを制御
することでワード線Ｗに流れる電流を制御している点に
ある。ここで、本例では、MOSトランジスタのオン・オ
フの制御を、このMOSトランジスタのゲートをトランジ
スタQ2のコレクタに接続することで実現している。すな
わち、このようにすると、ワード線が高電位のときMOS
トランジスタはオフし、ワード線が高電位から低電位に
切り換わる時及びワード線が低電位の時オンする。よっ
て、ワード線が高電位の時、ワード線には電流が流れな
いため、選択されたワード線の電位が低下するという問
題が生じない。しかも、ワード線が高電位から低電位に
切り換わる時は、放電電流が流れるので、ワード線の高
電位から低電位への切り換わりを高速化することができ
る。また、さらに、従来の放電回路では、ワード線が高
電位の時、常にワード線に放電電流を流しているため、
ワード線の配線抵抗による電位降下または、配線のエレ
クトロマイグレーションの制限から放電電流の大きさに
上限があった。しかし、本発明の放電回路はワード線が
高電位の時、ワード線には電流が流れないため、放電電
流の大きさを従来以上にでき、その分ワード線の高電位
から低電位への切り換わりを高速化することができる。
モリのワード線放電回路及びワード線駆動回路に本発明
の半導体回路を適用した例を示している。本実施例の第
１の特徴は、エミッタが電流源に接続され、コレクタが
ワード線Ｗに接続されたバイポーラトランジスタQDC
と、ドレインが上記ワード線Ｗに接続され、ソースが上
記トランジスタQDCのベースに接続されたNMOSトランジ
スタを設け、上記MOSトランジスタのオン・オフを制御
することでワード線Ｗに流れる電流を制御している点に
ある。ここで、本例では、MOSトランジスタのオン・オ
フの制御を、このMOSトランジスタのゲートをトランジ
スタQ2のコレクタに接続することで実現している。すな
わち、このようにすると、ワード線が高電位のときMOS
トランジスタはオフし、ワード線が高電位から低電位に
切り換わる時及びワード線が低電位の時オンする。よっ
て、ワード線が高電位の時、ワード線には電流が流れな
いため、選択されたワード線の電位が低下するという問
題が生じない。しかも、ワード線が高電位から低電位に
切り換わる時は、放電電流が流れるので、ワード線の高
電位から低電位への切り換わりを高速化することができ
る。また、さらに、従来の放電回路では、ワード線が高
電位の時、常にワード線に放電電流を流しているため、
ワード線の配線抵抗による電位降下または、配線のエレ
クトロマイグレーションの制限から放電電流の大きさに
上限があった。しかし、本発明の放電回路はワード線が
高電位の時、ワード線には電流が流れないため、放電電
流の大きさを従来以上にでき、その分ワード線の高電位
から低電位への切り換わりを高速化することができる。
本実施例の第２の特徴は、ワード線駆動回路を構成す
るカレントスイッチにおいて、ドレインにトランジスタ
Q1のコレクタが接続され、ゲートにトランジスタQ2のコ
レクタが接続されたPMOSトランジスタMPを設けている点
にある。このようにすると、トランジスタQ1のコレクタ
が高電位で、ワード線Ｗが高電位の時、トランジスタQ2
とのコレクタ、すなわち、PMOSトランジスタMPのゲート
は低電位であるため、PMOSトランジスタはオンしてい
る。一方、このPMOSトランジスタは負荷RCLと並列に接
続されているので、ワード線を駆動するトランジスタQW
のベース電流が増大しても負荷RCLでの電圧降下のは極
めて小さくなり、選択されたワード線Ｗの電位が低下す
るという問題が生じない。また、さらに、ワード線が低
電位から高電位に切り換わる時、PMOSトランジスタMPは
オンにするので、ワード線の低電位から高電位への切り
換わりを高速化することもできる。
るカレントスイッチにおいて、ドレインにトランジスタ
Q1のコレクタが接続され、ゲートにトランジスタQ2のコ
レクタが接続されたPMOSトランジスタMPを設けている点
にある。このようにすると、トランジスタQ1のコレクタ
が高電位で、ワード線Ｗが高電位の時、トランジスタQ2
とのコレクタ、すなわち、PMOSトランジスタMPのゲート
は低電位であるため、PMOSトランジスタはオンしてい
る。一方、このPMOSトランジスタは負荷RCLと並列に接
続されているので、ワード線を駆動するトランジスタQW
のベース電流が増大しても負荷RCLでの電圧降下のは極
めて小さくなり、選択されたワード線Ｗの電位が低下す
るという問題が生じない。また、さらに、ワード線が低
電位から高電位に切り換わる時、PMOSトランジスタMPは
オンにするので、ワード線の低電位から高電位への切り
換わりを高速化することもできる。
第４図は、本発明の第２の実施例を示す図であり、メ
モリのワード線放電回路及びワード線駆動回路に本発明
の半導体回路を適用した例を示している。本実施例は、
第１図の実施例では放電回路を上側のワード線に付加し
ていたのに対し、本実施例では放電回路を下側のワード
線に付加している点のみが異なる。よって、第１図で述
べた議論が同様に成立し、選択されたワード線の電位が
低下するという問題は生じない。また、ワード線の高電
位から低電位への切り換わりを高速化することができ
る。また、本例でもPMOSトランジスタMPを設けているの
で、ワード線の低電位から高電位への切り換わりを高速
化することができる。
モリのワード線放電回路及びワード線駆動回路に本発明
の半導体回路を適用した例を示している。本実施例は、
第１図の実施例では放電回路を上側のワード線に付加し
ていたのに対し、本実施例では放電回路を下側のワード
線に付加している点のみが異なる。よって、第１図で述
べた議論が同様に成立し、選択されたワード線の電位が
低下するという問題は生じない。また、ワード線の高電
位から低電位への切り換わりを高速化することができ
る。また、本例でもPMOSトランジスタMPを設けているの
で、ワード線の低電位から高電位への切り換わりを高速
化することができる。
第５図は、本発明の第３の実施例を示す図であり、メ
モリのワード線放電回路及びワード線駆動回路に本発明
の半導体回路を適用した例を示している。本実施例は、
第１図の実施例では放電回路内のNMOSトランジスタのオ
ン・オフの制御をMOSトランジスタのゲートをトランジ
スタQ2のコレクタに接続することで実現していたのに対
し、本実施例ではNMOSトランジスタのオン・オフの制御
をMOSトランジスタのゲートをトランジスタQ1のコレク
タにMOSトランジスタMP2,NM2で構成されるインバータを
介して接続することで実現している点のみが異なる。よ
って、第１図で述べた議論が同様に成立し、選択された
ワード線の電位が低下するという問題が生じない。ま
た、ワード線の高電位から低電位への切り換わりを高速
化することができる。また、本例でもPMOSトランジスタ
MPを設けているので、ワード線の低電位から高電位への
切り換わりを高速化することができる。
モリのワード線放電回路及びワード線駆動回路に本発明
の半導体回路を適用した例を示している。本実施例は、
第１図の実施例では放電回路内のNMOSトランジスタのオ
ン・オフの制御をMOSトランジスタのゲートをトランジ
スタQ2のコレクタに接続することで実現していたのに対
し、本実施例ではNMOSトランジスタのオン・オフの制御
をMOSトランジスタのゲートをトランジスタQ1のコレク
タにMOSトランジスタMP2,NM2で構成されるインバータを
介して接続することで実現している点のみが異なる。よ
って、第１図で述べた議論が同様に成立し、選択された
ワード線の電位が低下するという問題が生じない。ま
た、ワード線の高電位から低電位への切り換わりを高速
化することができる。また、本例でもPMOSトランジスタ
MPを設けているので、ワード線の低電位から高電位への
切り換わりを高速化することができる。
第６図は、本発明の第４の実施例を示す図であり、メ
モリのワード線放電回路及びワード線駆動回路に本発明
の半導体回路を適用した例を示している。本実施例は、
第５図の実施例では放電回路を上側のワード線に付加し
ていたのに対し、本実施例では放電回路を下側のワード
線に付加している点のみが異なる。よって、第１図で述
べた議論が同様に成立し、選択されたワード線の電位が
低下するという問題が生じない。また、ワード線の高電
位から低電位への切り換わりを高速化することができ
る。また、本例でもPMOSトランジスタMPを設けているの
で、ワード線の低電位から高電位への切り換わりを高速
化することができる。
モリのワード線放電回路及びワード線駆動回路に本発明
の半導体回路を適用した例を示している。本実施例は、
第５図の実施例では放電回路を上側のワード線に付加し
ていたのに対し、本実施例では放電回路を下側のワード
線に付加している点のみが異なる。よって、第１図で述
べた議論が同様に成立し、選択されたワード線の電位が
低下するという問題が生じない。また、ワード線の高電
位から低電位への切り換わりを高速化することができ
る。また、本例でもPMOSトランジスタMPを設けているの
で、ワード線の低電位から高電位への切り換わりを高速
化することができる。
以上述べたきたように、本発明を用いると、選択され
たワード線の電位が低下するという問題が生じない。ま
た、ワード線の高電位から低電位への切り換わりを高速
化することができる。また、ワード線の低電位から高電
位への切り換わりを高速化することができる。
たワード線の電位が低下するという問題が生じない。ま
た、ワード線の高電位から低電位への切り換わりを高速
化することができる。また、ワード線の低電位から高電
位への切り換わりを高速化することができる。
なお、以上では、本発明をメモリのワード線放電回路
に適用した例を述べてきたが、本発明は、これに限るも
のではなく、大きな負荷を駆動する回路に同様に適用で
きる。
に適用した例を述べてきたが、本発明は、これに限るも
のではなく、大きな負荷を駆動する回路に同様に適用で
きる。
第１図は本発明の第１の実施例を示すメモリのワード線
放電回路及びワード線駆動回路の回路図、第２図は従来
例を示すメモリのワード線放電回路及びワード線駆動回
路の回路図、第３図はECL（Emitter Coupled Logic」回
路図、第４図、第５図、第６図は、本発明の第２、第
３、第４の実施例を示すメモリのワード線放電回路及び
ワード線駆動回路の回路図である。 Q1〜Q3,QW,QDC……バイポーラトランジスタ、MP……PMO
Sトランジスタ、NM……NMOSトランジスタ、RCL,RCR……
負荷、Ｗ……ワード線、ICS……カレントスイッチ電
流、IDC……放電電流。
放電回路及びワード線駆動回路の回路図、第２図は従来
例を示すメモリのワード線放電回路及びワード線駆動回
路の回路図、第３図はECL（Emitter Coupled Logic」回
路図、第４図、第５図、第６図は、本発明の第２、第
３、第４の実施例を示すメモリのワード線放電回路及び
ワード線駆動回路の回路図である。 Q1〜Q3,QW,QDC……バイポーラトランジスタ、MP……PMO
Sトランジスタ、NM……NMOSトランジスタ、RCL,RCR……
負荷、Ｗ……ワード線、ICS……カレントスイッチ電
流、IDC……放電電流。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山口 邦彦 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 橘川 五郎 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 金谷 一男 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 井出 陽治 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 大畠 賢一 千葉県茂原市早野3681番地 日立デバイ スエンジニアリング株式会社内 (72)発明者 櫻井 義彰 千葉県茂原市早野3681番地 日立デバイ スエンジニアリング株式会社内 (56)参考文献 特開 昭64−43892（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/414
Claims (4)
- 【請求項１】エミッタが電流源に接続され、コレクタが
負荷に接続されたバイポーラトランジスタと、一端が上
記負荷に接続され、他端が上記トランジスタのベースに
接続されたスイッチを有し、上記スイッチはMOSトラン
ジスタで構成されたスイッチであり、上記スイッチのオ
ン・オフを制御することで負荷に流れる電流を制御する
ことを特徴とする半導体回路。 - 【請求項２】請求項１記載の負荷は、メモリのワード線
またはビット線であることを特徴とする半導体回路。 - 【請求項３】コレクタに第１の負荷が接続され、ベース
に第１の信号電圧が印加され、エミッタに電流源が接続
された第１のバイポーラトランジスタと、コレクタに第
２の負荷が接続され、ベースに第２の信号電圧が印加さ
れ、エミッタに上記電流源が接続された第２のバイポー
ラトランジスタとからなり、上記第１と第２の信号電圧
の高低により、上記第１と第２の負荷に流れる電流を切
り替えるカレントスイッチにおいて、ドレインに上記第
１の（または第２の）トランジスタのコレクタが接続さ
れ、ゲートに上記第２の（または第１の）トランジスタ
のコレクタが接続されたMOSトランジスタを設けたこと
を特徴とする半導体回路。 - 【請求項４】請求項３記載のカレントスイッチは、メモ
リのワード線またはビット線駆動回路を構成するカレン
トスイッチであることを特徴とする半導体回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1084863A JP2858779B2 (ja) | 1989-04-05 | 1989-04-05 | 半導体回路 |
| KR1019900004612A KR0167550B1 (ko) | 1989-04-05 | 1990-04-04 | 반도체메모리 |
| US07/845,557 US5255225A (en) | 1989-04-05 | 1992-03-04 | Semiconductor integrated circuit device and memory consisting of semiconductor integrated circuit |
| US08/053,330 US5398201A (en) | 1989-04-05 | 1993-04-28 | Bit-line drive circuit for a semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1084863A JP2858779B2 (ja) | 1989-04-05 | 1989-04-05 | 半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02265095A JPH02265095A (ja) | 1990-10-29 |
| JP2858779B2 true JP2858779B2 (ja) | 1999-02-17 |
Family
ID=13842645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1084863A Expired - Fee Related JP2858779B2 (ja) | 1989-04-05 | 1989-04-05 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2858779B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2042432A1 (en) * | 1990-05-31 | 1991-12-01 | Robert M. Reinschmidt | Memory selection circuit |
-
1989
- 1989-04-05 JP JP1084863A patent/JP2858779B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02265095A (ja) | 1990-10-29 |
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