JPS5869113A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS5869113A JPS5869113A JP56167554A JP16755481A JPS5869113A JP S5869113 A JPS5869113 A JP S5869113A JP 56167554 A JP56167554 A JP 56167554A JP 16755481 A JP16755481 A JP 16755481A JP S5869113 A JPS5869113 A JP S5869113A
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- JP
- Japan
- Prior art keywords
- transistor
- circuit
- inverter circuit
- trq7
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01714—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by bootstrapping, i.e. by positive feed-back
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Static Random-Access Memory (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ブートスドラ、ゾ回路を備えるスタテイ、
り型の半導体集積回路に関する。
り型の半導体集積回路に関する。
近年、半導体集積回路はその集積度の向上と回路動作の
高速化において著しいものがあり、特にＭＯＳスタテイ
、り型メモリの読み出しおよび書き込み動作の高速化は
めざましく、そのアクセスタイムはパイデーラメモリの
領域に達しようとしている。主な要因は、微細加工技術
によるトランジスタの微細化であり、回路技術の向上に
ある。回路技術においては、ダイナミック型の回路に多
用されるブートスドラ、グ回路をスタテイ、り型の回路
、に適用することＫより、低消費電力で且つ高速動作が
可能な回路が実現されようとしている。
高速化において著しいものがあり、特にＭＯＳスタテイ
、り型メモリの読み出しおよび書き込み動作の高速化は
めざましく、そのアクセスタイムはパイデーラメモリの
領域に達しようとしている。主な要因は、微細加工技術
によるトランジスタの微細化であり、回路技術の向上に
ある。回路技術においては、ダイナミック型の回路に多
用されるブートスドラ、グ回路をスタテイ、り型の回路
、に適用することＫより、低消費電力で且つ高速動作が
可能な回路が実現されようとしている。
しかし、スタティック型の回路にプートストラッグ回路
を使用した場合、ダイナミック型回路は同期回路である
のに対し、スタテイ、り型回路は非動側回路であるため
、動作の安定性と動作速度とのかね合いにおいて多くの
問題を生する。
を使用した場合、ダイナミック型回路は同期回路である
のに対し、スタテイ、り型回路は非動側回路であるため
、動作の安定性と動作速度とのかね合いにおいて多くの
問題を生する。
以下、Ｎチャネル型のスタテイ、りＲＡＭを例に取り詳
しく説明する。従来、スタティック型の回路では容量の
大きなノードを駆動する回路として、第１図に示すより
なプッシュプル回路が使用されている。すなわち、電源
ＶＣＣと接地回路ＧＮＤとの間にディブレ、シャン型ト
ランジスタＱ！、およびエンハンスメント型トランジス
タＱ！が直列接続されて第１のインバータ回路が構成さ
れ、トランジスタＱ！のｆ−）に供給される入力信号φ
！Ｎによって駆動される。また、電源Ｖｅ（＋と接地回
路ＧＮＤとの間にディブレ、シ、ン型トランジスタＱｓ
およびエンハンスメント型トランジスタＱ４が直列接続
されて第２のインバータ回路が構成され、上記負荷トラ
ンジスタＱｓは入力信号φＩＮによって導通制御され、
上記駆動トランジスタＱ４は上記第１のインバータ回路
の出力によって導通制御される。
しく説明する。従来、スタティック型の回路では容量の
大きなノードを駆動する回路として、第１図に示すより
なプッシュプル回路が使用されている。すなわち、電源
ＶＣＣと接地回路ＧＮＤとの間にディブレ、シャン型ト
ランジスタＱ！、およびエンハンスメント型トランジス
タＱ！が直列接続されて第１のインバータ回路が構成さ
れ、トランジスタＱ！のｆ−）に供給される入力信号φ
！Ｎによって駆動される。また、電源Ｖｅ（＋と接地回
路ＧＮＤとの間にディブレ、シ、ン型トランジスタＱｓ
およびエンハンスメント型トランジスタＱ４が直列接続
されて第２のインバータ回路が構成され、上記負荷トラ
ンジスタＱｓは入力信号φＩＮによって導通制御され、
上記駆動トランジスタＱ４は上記第１のインバータ回路
の出力によって導通制御される。
そして、上！ｃ′、 ）ランジスタＱ３ 、Ｑ４の接
続点から出力信号φＯＵＴを得るようにして成る。
続点から出力信号φＯＵＴを得るようにして成る。
このような構成によれば、通常のＶＤ （エンハンスメ
ント／ディグレアジョン）型のインバータに比較して定
常電流を小さくすることができ、スイッチングの過渡時
にのみ大きな充電電流を流すことができるため、容量の
大きなノードを低消費電力で且つ高速駆動できる。しか
し・出力段がＥ／Ｄ ｆｉ″′ｅおるために、定常電流
が流れることは避けられない。
ント／ディグレアジョン）型のインバータに比較して定
常電流を小さくすることができ、スイッチングの過渡時
にのみ大きな充電電流を流すことができるため、容量の
大きなノードを低消費電力で且つ高速駆動できる。しか
し・出力段がＥ／Ｄ ｆｉ″′ｅおるために、定常電流
が流れることは避けられない。
第２図は、出力段をＶＥ（エンハンスメント／エンハン
スメント）型として定常電流が流れるのを防止し、更に
出力電圧のハイレベルを電源電圧レベルまで出力できる
ようにしたブートストラップタイプのプッシュプル回路
である。すなわち、電源ＶＣＣと接地回路ＧＮＤとの間
にディグレ、シ、ン型トランジスタＱ１− およびエン
ハンスメント復トランジスタＱ！が直列接続されて遅延
回路を兼ねるインバータ回路が構成される。また、電源
ＶＣＣと接地回路ＧＮＤとの間にエンハンスメントｆｆ
１）ランジスタＱｉ＋Ｑｓ２＞ｆ直列接続されてトラン
ジスタ直列回路が構成され、このトランジスタＱｉ、Ｑ
＠の接続点とトランジスタＱｓのダート側のノードＮと
の間にブートスドラ、グ用のコンデンサＣが接続される
。そして、入力信号φＩＮは上記インバータ回路に供給
されるとともに、？−）が電源ＶＣＣで導通設定された
ノードカット用のエンハンスメント型トランジスタＱ７
を介して負荷トランジスタＱｉおよびコンデンサＣに供
給される。また、インバータ回路の出力ＳＩＮは駆動ト
ランジスタＱｓ Ｋ供給されるように構成されている。
スメント）型として定常電流が流れるのを防止し、更に
出力電圧のハイレベルを電源電圧レベルまで出力できる
ようにしたブートストラップタイプのプッシュプル回路
である。すなわち、電源ＶＣＣと接地回路ＧＮＤとの間
にディグレ、シ、ン型トランジスタＱ１− およびエン
ハンスメント復トランジスタＱ！が直列接続されて遅延
回路を兼ねるインバータ回路が構成される。また、電源
ＶＣＣと接地回路ＧＮＤとの間にエンハンスメントｆｆ
１）ランジスタＱｉ＋Ｑｓ２＞ｆ直列接続されてトラン
ジスタ直列回路が構成され、このトランジスタＱｉ、Ｑ
＠の接続点とトランジスタＱｓのダート側のノードＮと
の間にブートスドラ、グ用のコンデンサＣが接続される
。そして、入力信号φＩＮは上記インバータ回路に供給
されるとともに、？−）が電源ＶＣＣで導通設定された
ノードカット用のエンハンスメント型トランジスタＱ７
を介して負荷トランジスタＱｉおよびコンデンサＣに供
給される。また、インバータ回路の出力ＳＩＮは駆動ト
ランジスタＱｓ Ｋ供給されるように構成されている。
このような構成において、入力信号φＩＮがノ・イレペ
ルになると、負荷トランジスタＱ５がオン状態になると
ともにコンデンサＣが充電され、所定のタイミングだけ
遅れて上記インバータ回路ノ出力がローレベルとなり、
出力段の駆動トランジスタＱ＠がカットオフ状態となる
。このため、出力信号φＯＵＴが立ち上がりこれによっ
てノードＮがブートスドラ、ｆされる。また、入力信号
φ！Ｎがローレベルになると負荷トランジスタＱｓがカ
ットオフ状態となり、インバータ回路の出力ＳＩＮがハ
イレベルとなるため出力段の駆動トランジスタＱ６がオ
ン状態となり、出力信号φＯＵＴ ’Ｉｄローレベルと
なる。したがって、出力段のトランジスタ直列回路には
定常電流は流れない。
ルになると、負荷トランジスタＱ５がオン状態になると
ともにコンデンサＣが充電され、所定のタイミングだけ
遅れて上記インバータ回路ノ出力がローレベルとなり、
出力段の駆動トランジスタＱ＠がカットオフ状態となる
。このため、出力信号φＯＵＴが立ち上がりこれによっ
てノードＮがブートスドラ、ｆされる。また、入力信号
φ！Ｎがローレベルになると負荷トランジスタＱｓがカ
ットオフ状態となり、インバータ回路の出力ＳＩＮがハ
イレベルとなるため出力段の駆動トランジスタＱ６がオ
ン状態となり、出力信号φＯＵＴ ’Ｉｄローレベルと
なる。したがって、出力段のトランジスタ直列回路には
定常電流は流れない。
上述したように、ブートスドラ、ｆタイプのプッシュプ
ル回路は低消費電力ですぐれた回路であるが、高速で動
作させるためには遅延回路として働くインバータ回路の
スイ、チンダスピードを高速化しなければならない、し
かし、遅延回路のスイ、チンゲスピードを速くす、ると
コンデンサＣに充電される電荷が不充分のみならず、ノ
ードカット用のトランジスタＱ７のダート電位が電源電
圧ｖｃｃに等しいレベルとなっているため、トランジス
タＱ？のスレッシ、ルド電圧をＶＴＨとすると、入力信
号φＩＮの電位がｒｙｅ ｃ −ＶＴＨＪ以上にならな
いうちにブートスドラ、！動作が始まった場合・ この
トランジスタＱ７が力、トオフしないためにコンデンサ
Ｃに蓄えられた電荷がトランジスタＱ１を介して放電さ
れてしまい、ノードＮがブートストラッグしなくなって
しまう。したがって２出力信号φＯＵＴの立ち上がりタ
イミングが速くなっても、立ち上がりは緩やかであるた
め所定の電位（）・イレペル）に達するまでに時間がか
かり、スイ、チング速度は遅くなってしまう。
ル回路は低消費電力ですぐれた回路であるが、高速で動
作させるためには遅延回路として働くインバータ回路の
スイ、チンダスピードを高速化しなければならない、し
かし、遅延回路のスイ、チンゲスピードを速くす、ると
コンデンサＣに充電される電荷が不充分のみならず、ノ
ードカット用のトランジスタＱ７のダート電位が電源電
圧ｖｃｃに等しいレベルとなっているため、トランジス
タＱ？のスレッシ、ルド電圧をＶＴＨとすると、入力信
号φＩＮの電位がｒｙｅ ｃ −ＶＴＨＪ以上にならな
いうちにブートスドラ、！動作が始まった場合・ この
トランジスタＱ７が力、トオフしないためにコンデンサ
Ｃに蓄えられた電荷がトランジスタＱ１を介して放電さ
れてしまい、ノードＮがブートストラッグしなくなって
しまう。したがって２出力信号φＯＵＴの立ち上がりタ
イミングが速くなっても、立ち上がりは緩やかであるた
め所定の電位（）・イレペル）に達するまでに時間がか
かり、スイ、チング速度は遅くなってしまう。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、高速で且つ安定に動作するブ
ートスドラ、プ回路を備える半導体集積回路を提供する
ことである。
その目的とするところは、高速で且つ安定に動作するブ
ートスドラ、プ回路を備える半導体集積回路を提供する
ことである。
以下、この発明の一実施例について図面を参照して説明
する。
する。
第３図はその構成を示すもので、第２図と同一部は同じ
符号を付してその説明は省略する。
符号を付してその説明は省略する。
すなわち、この回路においては、トランジスタＱ１ 、
Ｑ寓から成るインバータ回路の電源ＶｅＣ側に負荷とし
て働くトランジスタＱ８を設け、このトランジスタＱ８
とインバータ回路との接続点の電位でノードカット用ト
ランジスタＱ７を導通設定するものである。
Ｑ寓から成るインバータ回路の電源ＶｅＣ側に負荷とし
て働くトランジスタＱ８を設け、このトランジスタＱ８
とインバータ回路との接続点の電位でノードカット用ト
ランジスタＱ７を導通設定するものである。
信号ｄＩｙのハイレベル、ローレベルハソれぞれ電源電
圧Ｖｃｅ、接地電位ＧＮＤであり、信号Ｍノハイレヘル
ｕ電ｍｔ圧ｖ。、ローレベルはトランジスタＱ１ とＱ
、との大きさの比（ｇｍ比）によって決定される電源電
圧ＶＣｅと接地電位ＧＮＤとの中間レベルである。そし
て、入力信号φＩＮがノードカット用トランジスタＱｙ
を介してコンデンサＣがブートスドラ、！動作に必要
な量だけ充電された後、信号ＳＩＮによってトランジス
タＱ７のダート電位を「φＩＮ ＋ ＶＴＨＪ ｈるい
はそれ以下まで下げてやることにより、トランジスタＱ
７を完全にカットオフさせ、出力信号φＯＵＴの立ち上
がりによってシートスドラ、！動作を行なう。したがっ
て、コンデンサＣに充電された電荷がノードカット用ト
ランジスタＱ７を介して放電されることはなく、ブート
スドラ、！動作が完全に行なわれる。
圧Ｖｃｅ、接地電位ＧＮＤであり、信号Ｍノハイレヘル
ｕ電ｍｔ圧ｖ。、ローレベルはトランジスタＱ１ とＱ
、との大きさの比（ｇｍ比）によって決定される電源電
圧ＶＣｅと接地電位ＧＮＤとの中間レベルである。そし
て、入力信号φＩＮがノードカット用トランジスタＱｙ
を介してコンデンサＣがブートスドラ、！動作に必要
な量だけ充電された後、信号ＳＩＮによってトランジス
タＱ７のダート電位を「φＩＮ ＋ ＶＴＨＪ ｈるい
はそれ以下まで下げてやることにより、トランジスタＱ
７を完全にカットオフさせ、出力信号φＯＵＴの立ち上
がりによってシートスドラ、！動作を行なう。したがっ
て、コンデンサＣに充電された電荷がノードカット用ト
ランジスタＱ７を介して放電されることはなく、ブート
スドラ、！動作が完全に行なわれる。
なお、信号ｉＸｋのローレベルは、トランジスタＱｌと
Ｑ寓とＱｓ との大きさの比によって、ブートスドラ、
グ動作が始まるときの入力信号φ！Ｎのレベル（コンデ
ンサＣの両端の電位）よりもノードカット用トランジス
タＱ７のしきい値電圧ＶＴＲだけ高い電位以下に設定す
れば良い。
Ｑ寓とＱｓ との大きさの比によって、ブートスドラ、
グ動作が始まるときの入力信号φ！Ｎのレベル（コンデ
ンサＣの両端の電位）よりもノードカット用トランジス
タＱ７のしきい値電圧ＶＴＲだけ高い電位以下に設定す
れば良い。
第４図は上記第３図の回路における各信号の波形図で、
図においてｖＴＨＱ７はトランジスタＱ７のしきい値電
圧ＶＴＲである。図示するように入力信号φＩＮがハイ
レベルからローレベルに変化するときには、信号ｄｌ′
Ｎはローレベルからハイレベルとなり、コンデンサＣの
電荷をすばやく放電する。
図においてｖＴＨＱ７はトランジスタＱ７のしきい値電
圧ＶＴＲである。図示するように入力信号φＩＮがハイ
レベルからローレベルに変化するときには、信号ｄｌ′
Ｎはローレベルからハイレベルとなり、コンデンサＣの
電荷をすばやく放電する。
このような回路構成によれば、消費電力をおさえるため
に信号φＩＮを出力する前段の負荷トランジスタをエン
ノ・ンスメント型として入力信号φ！Ｎのハイレベルが
ｒｖｅｃ−ＶＴＨＪと々った時に特に効果が大きく、こ
のような場合でもブートストラッグ動作が確実に行なえ
る。
に信号φＩＮを出力する前段の負荷トランジスタをエン
ノ・ンスメント型として入力信号φ！Ｎのハイレベルが
ｒｖｅｃ−ＶＴＨＪと々った時に特に効果が大きく、こ
のような場合でもブートストラッグ動作が確実に行なえ
る。
以上説明したようにこの発明によれば、ノードカット用
トランジスタを遅延回路を兼ねるインバータ回路とこの
インバータ回路に電源電位を供給するトランジスタの接
続点の電位で導通設定するようにしたので、安定で且つ
高速動作が可能なブートスドラ、ｆ回路を有する半導体
集積回路が得られる。
トランジスタを遅延回路を兼ねるインバータ回路とこの
インバータ回路に電源電位を供給するトランジスタの接
続点の電位で導通設定するようにしたので、安定で且つ
高速動作が可能なブートスドラ、ｆ回路を有する半導体
集積回路が得られる。
第１図は従来のブツシュグル回路を示す図、紀２図は従
来のブートストラップタイプのプツシ：Ｌｆル回路を示
す図、第３図はこの発明の一実施例に係る半導体集積回
路におけるプートストラップ回路を示す図、ｔｉｆ、４
図は上記第３図のブートスドラ、グ回路における各信号
の波形図である。 φＩＮ・・・入力信号、φ０υ丁・・・出力信号、ＱＩ
ＩＱＩＩＱｓ・・・トランジスタ、Ｑｓ・・・負荷トラ
ンジスタ、Ｑ＠・・・駆動トランジスタ、Ｑ？・・・ノ
ードカット用トランジスタ、Ｃ・・・コンデンサ。
来のブートストラップタイプのプツシ：Ｌｆル回路を示
す図、第３図はこの発明の一実施例に係る半導体集積回
路におけるプートストラップ回路を示す図、ｔｉｆ、４
図は上記第３図のブートスドラ、グ回路における各信号
の波形図である。 φＩＮ・・・入力信号、φ０υ丁・・・出力信号、ＱＩ
ＩＱＩＩＱｓ・・・トランジスタ、Ｑｓ・・・負荷トラ
ンジスタ、Ｑ＠・・・駆動トランジスタ、Ｑ？・・・ノ
ードカット用トランジスタ、Ｃ・・・コンデンサ。
Claims (1)
- 入力信号により駆動され遅延回路を兼ねるインバータ回
路と、このインバータ回路に電源電位を供給するトラン
ジスタと、上記インバータ回路の出力により導通制御さ
れる駆動トランジスタおよびノードカット用トランジス
タを介して供給される入力信号により導通制御される負
荷トランジスタから成るトランジスタ直列回路と、上記
負荷トランジスタの信号入力端とこの回路の信号出力端
との間に接続されるブートスドラ、ｆ用のコンデンサと
から成り、上記ノードカット用トランジスタは上記イン
バータ回路とこのインバータ回路に電源電位を供給する
トランジスタの接続点の電位で導通設定するように構成
したデートストラッグ回路を備えることを特徴とする半
導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56167554A JPS5869113A (ja) | 1981-10-20 | 1981-10-20 | 半導体集積回路 |
| US06/421,885 US4725746A (en) | 1981-10-20 | 1982-09-23 | MOSFET buffer circuit with an improved bootstrapping circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56167554A JPS5869113A (ja) | 1981-10-20 | 1981-10-20 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5869113A true JPS5869113A (ja) | 1983-04-25 |
Family
ID=15851869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56167554A Pending JPS5869113A (ja) | 1981-10-20 | 1981-10-20 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5869113A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60182215A (ja) * | 1984-02-29 | 1985-09-17 | Nec Corp | トランジスタ出力回路 |
| JPS6439814A (en) * | 1987-06-29 | 1989-02-10 | Digital Equipment Corp | Bus bar transmission circuit |
| US5010259A (en) * | 1988-12-28 | 1991-04-23 | Mitsubishi Denki Kabushiki Kaisha | Voltage boosting circuit and operating method thereof |
-
1981
- 1981-10-20 JP JP56167554A patent/JPS5869113A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60182215A (ja) * | 1984-02-29 | 1985-09-17 | Nec Corp | トランジスタ出力回路 |
| JPS6439814A (en) * | 1987-06-29 | 1989-02-10 | Digital Equipment Corp | Bus bar transmission circuit |
| US5010259A (en) * | 1988-12-28 | 1991-04-23 | Mitsubishi Denki Kabushiki Kaisha | Voltage boosting circuit and operating method thereof |
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