JPS5833634B2 - メモリセルアレイの駆動方式 - Google Patents
メモリセルアレイの駆動方式Info
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- JPS5833634B2 JPS5833634B2 JP54023086A JP2308679A JPS5833634B2 JP S5833634 B2 JPS5833634 B2 JP S5833634B2 JP 54023086 A JP54023086 A JP 54023086A JP 2308679 A JP2308679 A JP 2308679A JP S5833634 B2 JPS5833634 B2 JP S5833634B2
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- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
- G11C11/415—Address circuits
Description
【発明の詳細な説明】
本発明はメモリセルアレイの駆動方式に関し、特に読み
出し時と書き込み時とで、非選択ワード線の電位を異な
らせる様にしたものである。
出し時と書き込み時とで、非選択ワード線の電位を異な
らせる様にしたものである。
ビット線およびワード線を選択して、その交点に位置す
るメモリセルを指定するメモリセルアレイでは、選択さ
れたワード線と非選択のワード線ではレベル差を持たせ
るが、このレベル差は従来は書き込み時のマージンを確
保する観点から決定するので、読み出し時には過剰な値
となる。
るメモリセルを指定するメモリセルアレイでは、選択さ
れたワード線と非選択のワード線ではレベル差を持たせ
るが、このレベル差は従来は書き込み時のマージンを確
保する観点から決定するので、読み出し時には過剰な値
となる。
この様子を第１図乃至第３図を参照して説明すると、第
１図はショットキー・クランプ型のメモリセルＭｏ。
１図はショットキー・クランプ型のメモリセルＭｏ。
・・・・・・Ｍｎｏ、・・・・・・ｓ ＭＱ ｍ・・・
・・・Ｍｎｍをｎ×ｍマトリクス状に配した一般的なメ
モリセルアレイで、Ｗｏ・・・・・・Ｗｎはワード線、
Ｈｏ・・・・・・Ｈｎはホールド線、Ｂｏ・・・・・・
Ｂｍはビット線、Ｂｏ・・・・・・Ｂｍはその反対側の
ビット線である。
・・・Ｍｎｍをｎ×ｍマトリクス状に配した一般的なメ
モリセルアレイで、Ｗｏ・・・・・・Ｗｎはワード線、
Ｈｏ・・・・・・Ｈｎはホールド線、Ｂｏ・・・・・・
Ｂｍはビット線、Ｂｏ・・・・・・Ｂｍはその反対側の
ビット線である。
ワード線Ｗｏ・・・・・・ＷｎはワードドライバＷＤ。
−・−・ＷＤ ｎで選択され、ビット線対（ＢＯｓ Ｂ
Ｏ）・・・・・・（Ｂｍ、Ｂｍ）はビットドライバＢＤ
ｏ−・−・−ＢＤｍで選択される。
Ｏ）・・・・・・（Ｂｍ、Ｂｍ）はビットドライバＢＤ
ｏ−・−・−ＢＤｍで選択される。
ビットドライバＢＤｏ・・・・・・ＢＤｍは定電流源■
Ｂｓ と共に電流スイッチ回路を構成しており、Ｙアド
レス信号ｖＹ。
Ｂｓ と共に電流スイッチ回路を構成しており、Ｙアド
レス信号ｖＹ。
・・・・・・ＶＹｍにより１列だけに電流が流される（
選択される）。
選択される）。
尤も全ての列に電流を流す方式もある。
これに対し、Ｘアドレス信号ＶＸｏ・・・・・・■Ｘｎ
で選択されるワードドライバＷＤｏ・・・・・・ＷＤｎ
は、１つのワード線のみをｔｔ Ｈｐｊ（ハイ）レベル
とし、残りを全て（（Ｌ〃（ロー）レベルにする。
で選択されるワードドライバＷＤｏ・・・・・・ＷＤｎ
は、１つのワード線のみをｔｔ Ｈｐｊ（ハイ）レベル
とし、残りを全て（（Ｌ〃（ロー）レベルにする。
ＳＡはセンスアンプであり、ビット線対（Ｂｏ、Ｂｏ）
に対してはトランジスタＱＢ １ ｙ ＱＢ□と共に
メモリセル記憶内容の検出系を構成し、他のビット線対
に対してはＱＢＩ ｓＱＢ□相当トランジスタと共に
該検出系を構成する。
に対してはトランジスタＱＢ １ ｙ ＱＢ□と共に
メモリセル記憶内容の検出系を構成し、他のビット線対
に対してはＱＢＩ ｓＱＢ□相当トランジスタと共に
該検出系を構成する。
ＷＡはライトアンプであり、書き込み信号ＷＥがｔｔ
Ｉ、 ｐｊのときは入力ＤＩＮに従って出力■。
Ｉ、 ｐｊのときは入力ＤＩＮに従って出力■。
＼ＶＤを生じ、信号ＷＥがｔｔ Ｈｐｐとなる読み出し
時にはＶＤ＝ＶＤとする。
時にはＶＤ＝ＶＤとする。
今、ビットラインＢ。
、Ｂｏが選択され、更にあるワードラインＷ８が選択さ
れた（選択されたものを添字Ｓ、非選択のものを添字Ｎ
で示す）とすると、第１図は等価的に第２図のように表
わしことができる。
れた（選択されたものを添字Ｓ、非選択のものを添字Ｎ
で示す）とすると、第１図は等価的に第２図のように表
わしことができる。
即ち、Ｘアドレス信号ＶＸ８が（・Ｈ〃となって選択さ
れたメモリセルＭ８ｏのワード線ＷＳの電位ｖｗ８は、
ワードドライバＷＤＳにより高く保たれる。
れたメモリセルＭ８ｏのワード線ＷＳの電位ｖｗ８は、
ワードドライバＷＤＳにより高く保たれる。
この時、他のＸアドレス信号■ＸＮが（（Ｌ〃であるた
め残りのワード線ＷＮの電位ｖｗＮはワード下うイバＷ
ＤＮによって低く保たれている。
め残りのワード線ＷＮの電位ｖｗＮはワード下うイバＷ
ＤＮによって低く保たれている。
この状態において、メモリセルＭ８ｏに対する読み出し
、書き込み動作を第３図を参照して説明する。
、書き込み動作を第３図を参照して説明する。
メモリセルＭ８゜（ＭＮｏも同様）はエミッタ検出型で
あり、そして負荷抵抗ＲＬと並列にショットキ・バリア
・ダイオードＳＢＤを接続していて、フリップフロップ
を構成する２つのマルチエミッタ・トランジスタの飽和
を防止するショットキ・クランプ型である。
あり、そして負荷抵抗ＲＬと並列にショットキ・バリア
・ダイオードＳＢＤを接続していて、フリップフロップ
を構成する２つのマルチエミッタ・トランジスタの飽和
を防止するショットキ・クランプ型である。
このマルチエミッタ・トランジスタのホールド線Ｈ８，
ＨＮ側トランジスタ要素をＱＨＩ 〜ＱＨ４とし、且つ
ビット線Ｂ１．Ｂ１側のそれをＱＣＩ 〜ＱＣ４とする
。
ＨＮ側トランジスタ要素をＱＨＩ 〜ＱＨ４とし、且つ
ビット線Ｂ１．Ｂ１側のそれをＱＣＩ 〜ＱＣ４とする
。
選択前にメモリセルＭｓｏのトランジスタ〜１がオン、
ＱＨ２がオフの状態にあるとすると、選択時のトランジ
スタＱＣＩのベース電位ｖＢｓとコレクタ電位■ｃｓ
との間には、ＶＢＳ〉■ｏＳの関係がある。
ＱＨ２がオフの状態にあるとすると、選択時のトランジ
スタＱＣＩのベース電位ｖＢｓとコレクタ電位■ｃｓ
との間には、ＶＢＳ〉■ｏＳの関係がある。
こ＼で差電圧ＶＨ８−ＶＣ８をＶＢｃ８とする。
つまり、ベース電位ＶＢｓはワード線電位Ｖｗ８からＱ
。
。
２の負荷抵抗ＲＬとＱ。１０ベース電流との積で表わさ
れる電圧降下（これは極めて僅小である）を差引いたも
のであるのに対し、コレクタ電位Ｖｃｓは、Ｑｏｌのコ
レクタ電流は充分大きいのでダイオードＳＢＤがオンと
なって、ＶｃｃからＳＢＤの順方向電圧降下（これをＶ
ＢＥ とする）を差引いたものとなり、ＶＢＳより図示
の如く低く保たれている。
れる電圧降下（これは極めて僅小である）を差引いたも
のであるのに対し、コレクタ電位Ｖｃｓは、Ｑｏｌのコ
レクタ電流は充分大きいのでダイオードＳＢＤがオンと
なって、ＶｃｃからＳＢＤの順方向電圧降下（これをＶ
ＢＥ とする）を差引いたものとなり、ＶＢＳより図示
の如く低く保たれている。
この状態で、ライトアンプＷＡによりｖｃ８く■。
＝ＶＤくＶＢｓ、詳しくは第３図に示すようにＶＤ＝Ｖ
ＤをＶＢ８ とＶ。
ＤをＶＢ８ とＶ。
Ｓとの中間の電位にすると、トランジスタＱ。
１ とＱ３１ 、ＱＣ２とＱ８□はカレントスイッチを
構成しているため、■Ｂ８〉■。
構成しているため、■Ｂ８〉■。
の関係からトランジスタＱ。
１がオン、Ｑ８□がオフとなってビット線Ｂ１ の電流
工８はトランジスタＱ。
工８はトランジスタＱ。
、側から供給される。同時にｖＣ８くｖＤであるからト
ランジスタＱ８□がオンＱ。
ランジスタＱ８□がオンＱ。
２はオフとなってビット綜目〇の電流工、はトランジス
タＱＳ２側から供給される。
タＱＳ２側から供給される。
このため、センスアンプＳＡから見た電流は■。
＝０ 、 Ｉ、二■８となり、両者の差からメモリセル
Ｍ８ｏの情報が読み出される。
Ｍ８ｏの情報が読み出される。
これに対し、書き込み動作としてメモリセルＭ８ｏの状
態を反転させることを考えると、これには第１にＱＣ２
をオフからオンにするためＶＤをコレクタ電位Ｖ。
態を反転させることを考えると、これには第１にＱＣ２
をオフからオンにするためＶＤをコレクタ電位Ｖ。
Ｓより下げる（約２００ｍＶ以上）必要がある。
この目的でＶＤを低下させ始め、ＶＤ＝ＶＣ８とすると
ビット線Ｂ□の電流■８はトランジスタＱ。
ビット線Ｂ□の電流■８はトランジスタＱ。
２とＱ８□とを半分ずつ流れることになり、更にＶＤを
低下させてＶＤ〈Ｖｃｓ とすると遂に電流■８は全
てトランジスタＱＣ２かも流れ出し、トランジスタＱ。
低下させてＶＤ〈Ｖｃｓ とすると遂に電流■８は全
てトランジスタＱＣ２かも流れ出し、トランジスタＱ。
２はオン、Ｑ はオフとなる。
この結果ＶＢ８は低下し、２
（第３図にはこれは示してない）フリップフロップの状
態は反転し、ＶＢＳ ＜ＶＤとなると該ＶＤカ読み出し
時の電圧のま＼でもトランジスタＱ８□がオン、トラン
ジスタＱＣＩ がオフとなる。
態は反転し、ＶＢＳ ＜ＶＤとなると該ＶＤカ読み出し
時の電圧のま＼でもトランジスタＱ８□がオン、トラン
ジスタＱＣＩ がオフとなる。
このメモリでは一般に書き込み時のスピードアップを図
るため第３図に示すようにＶＤのレベルを上げるように
しているのでこのオフへの切換は更に迅速に行なわれる
。
るため第３図に示すようにＶＤのレベルを上げるように
しているのでこのオフへの切換は更に迅速に行なわれる
。
なおこの■。のレベルアップは上記説明から明らかなよ
うに書き込み動作にとって必らずしも必要なことではな
い。
うに書き込み動作にとって必らずしも必要なことではな
い。
要は前述したようにｖＤくｖｃｓ という関係を満たせ
ば、ＶＢｓの低下で自然にＶＤ＞ＶＢｓという関係にな
り、フリップフロップは反転する。
ば、ＶＢｓの低下で自然にＶＤ＞ＶＢｓという関係にな
り、フリップフロップは反転する。
ところで、上述した書き込み、読み出し動作で非選択の
ワード線ＷＮに着目すると、その電位■ は書き込み
時にはＶｗＮくＶＤ（〈ｖｃｓ）Ｎ でなげればならない。
ワード線ＷＮに着目すると、その電位■ は書き込み
時にはＶｗＮくＶＤ（〈ｖｃｓ）Ｎ でなげればならない。
即ち、書き込み時に非選択のメモリセルＭＮｏのトラン
ジスタＱＨ４がオン状態にあるとすると、そのベース電
位■ＢＮはほぼＶ に等しいが、書き込みに際してＶ
Ｄを下Ｎ げたときＶｗＮ＞ＶＤが成立するとトランジスタＱＣ４
がオンになってビット線Ｂ１ の電流■３は非選択のメ
モリセルＭＮｏの該トランジスタＱｃ４から供給されて
しまい、トランジスタＱ。
ジスタＱＨ４がオン状態にあるとすると、そのベース電
位■ＢＮはほぼＶ に等しいが、書き込みに際してＶ
Ｄを下Ｎ げたときＶｗＮ＞ＶＤが成立するとトランジスタＱＣ４
がオンになってビット線Ｂ１ の電流■３は非選択のメ
モリセルＭＮｏの該トランジスタＱｃ４から供給されて
しまい、トランジスタＱ。
２を十分オンにすることができない、或いはオンにする
迄の時間が著しく長くなる。
迄の時間が著しく長くなる。
このような不都合を回避するため、Ｖｃｓ ＞ＶＤ＞
■ＷＮ二ＶＢＮとなるように非選択ワード線電位ｖｗＮ
を定める必要がある。
■ＷＮ二ＶＢＮとなるように非選択ワード線電位ｖｗＮ
を定める必要がある。
電位Ｖ は一般にＶｃｓ より２００ｍＶ程度低く、そ
して電圧ＶＢ８とＶ。
して電圧ＶＢ８とＶ。
８との差■ＢＣＳは通常４００〜５００ｍＶであるから
、マージンも考慮して電位ｖＢＮとｖｗ８との差、つま
りＸアドレス信号ｖＸｓ とＶＸＮのレベル差（振幅）
は一般に８００ｍＶ程度となる。
、マージンも考慮して電位ｖＢＮとｖｗ８との差、つま
りＸアドレス信号ｖＸｓ とＶＸＮのレベル差（振幅）
は一般に８００ｍＶ程度となる。
なお以上の説明においてはクランプ用としてショットキ
バリアダイオードＳＢＤの例をあげたが、ＰＮ接合ダイ
オードの場合は上記ｖＢｃ８が３００ｍＶ程度増加する
ので上記レベル差はその分だけ必要である。
バリアダイオードＳＢＤの例をあげたが、ＰＮ接合ダイ
オードの場合は上記ｖＢｃ８が３００ｍＶ程度増加する
ので上記レベル差はその分だけ必要である。
一方、読み出し時には、勿論非選択のワード線電位Ｖｗ
Ｎはｖｗ８より一定値低くなげればならないが、それ程
低くする必要はなく、ＶＤ＝ＶＤよりや＼低い程度で充
分である。
Ｎはｖｗ８より一定値低くなげればならないが、それ程
低くする必要はなく、ＶＤ＝ＶＤよりや＼低い程度で充
分である。
即ち、読み出し時にＶｗＮ＝■ＢＮ＝ＶＤ＝■ｏとする
とビットラインＢ１の電流工３はトランジスタＱ８□と
ＱＣ４から供給されるため、センスアンプＳＡでの電流
差工。
とビットラインＢ１の電流工３はトランジスタＱ８□と
ＱＣ４から供給されるため、センスアンプＳＡでの電流
差工。
−■。が半減してしまい、セルＭｓ。の記憶内容の読み
出しが困難になる。
出しが困難になる。
この不都合は、非選択のワード線電位■ｗＮを、ＶＤ＝
■。
■。
より低い値とすれば回避できる。
なお後述する■２Ｌ型メモリの読出例（第６図参照）で
はＱＳＩとＱ８□からなる差動アンプでビット線電位差
を検出しているが、同方法を第１図及び第２図の例に適
用すれば上記のＶｗＮ＝ＶＤ＝ＶＤなる条件は不要とな
りさらに小さい電位差で動作可能となる。
はＱＳＩとＱ８□からなる差動アンプでビット線電位差
を検出しているが、同方法を第１図及び第２図の例に適
用すれば上記のＶｗＮ＝ＶＤ＝ＶＤなる条件は不要とな
りさらに小さい電位差で動作可能となる。
しかしながら、従来は非選択セルのワード線電位は読み
出し、書き込みを問わず常時一定としており、読み出し
時にも書き込み時の条件ＶｗＮくＶＤくＶＤのま＼とし
ていたので、必要以上に低過ぎる電圧となっていた。
出し、書き込みを問わず常時一定としており、読み出し
時にも書き込み時の条件ＶｗＮくＶＤくＶＤのま＼とし
ていたので、必要以上に低過ぎる電圧となっていた。
これは非選択から選択への切換えつまり読み出しへの過
渡状態では選択されたワード線電位の上昇が大幅である
ことを意味し、この電位上昇に際しては当然ワード線漂
遊容量を充電する必要があるから該ワード線電位の上昇
には時間がか＼ることになり、延いては読み出しスピー
ドを低下させる欠点があった。
渡状態では選択されたワード線電位の上昇が大幅である
ことを意味し、この電位上昇に際しては当然ワード線漂
遊容量を充電する必要があるから該ワード線電位の上昇
には時間がか＼ることになり、延いては読み出しスピー
ドを低下させる欠点があった。
本発明はかＸる欠点を解決するためになされたもので、
読み出し時と書き込み時とでワード線振幅を変えること
により、書き込みマージンを充分確保すると共に読み出
しスピードを改善し、セルの安定性を高めることができ
るメモリセルアレイの駆動方式を提供するものである。
読み出し時と書き込み時とでワード線振幅を変えること
により、書き込みマージンを充分確保すると共に読み出
しスピードを改善し、セルの安定性を高めることができ
るメモリセルアレイの駆動方式を提供するものである。
本発明の駆動方式は基本的にワード線振幅が読み出し時
に小で、書き込み時に犬となる様に、書き込み時に非選
択の全ワード線電位を読み出し時よりも低下させる様に
したもので、（イ）デコーダ・ドライバ回路に於てドラ
イバの振幅を決める電流を制御する、（０）ドライバの
ベース電位又はワード線をダイオードまたは工□ツタホ
ロワで制御（クランプ）する、等の方法で実現される。
に小で、書き込み時に犬となる様に、書き込み時に非選
択の全ワード線電位を読み出し時よりも低下させる様に
したもので、（イ）デコーダ・ドライバ回路に於てドラ
イバの振幅を決める電流を制御する、（０）ドライバの
ベース電位又はワード線をダイオードまたは工□ツタホ
ロワで制御（クランプ）する、等の方法で実現される。
以下本発明を実施例につき説明する。
先ず、本発明が適用されるメモリのデコーダおよびドラ
イバ部分の例を第４図、第５図に示し、また他のメモリ
セルアレイの例を第６図に示す。
イバ部分の例を第４図、第５図に示し、また他のメモリ
セルアレイの例を第６図に示す。
第４図は論理型のデコーダＤＥＣであり、カレントスイ
ッチ１゜、１゜、１４〜１□および同様なカレントスイ
ッチ１□ ＊１３＊ＩＢ〜１□１を備える。
ッチ１゜、１゜、１４〜１□および同様なカレントスイ
ッチ１□ ＊１３＊ＩＢ〜１□１を備える。
カレントスイッチ１゜、１１はアドレス信号Ａｏ、Ａ１
を基準値ｖＲ□ と比較して信号Ａ。
を基準値ｖＲ□ と比較して信号Ａ。
。Ａ１およびその反転信号Ａ。
ｊ Ａ１を作り、これらによりカレントスイッチ１４〜
１□は４個の信号Ａ。
１□は４個の信号Ａ。
Ａ□〜ＡｏＡ１からなる第１の信号群を作る。
カレントスイッチ１□ ＊１３＊ＩＢ〜１１１も同様に
してアドレス信号Ａ２ 、Ａ３より４個の信号Ａ２Ａ３
〜Ａ２Ａ３からなる第２の信号群を作る。
してアドレス信号Ａ２ 、Ａ３より４個の信号Ａ２Ａ３
〜Ａ２Ａ３からなる第２の信号群を作る。
こ＼で信号Ａ。Ａ１はＡ。ｓ Ａ１が共にＬのときＬ（
電流を引き込む状態）になり、いずれか一方でもＨのと
きはＨ（電流を供給する）となる信号であり、他の信号
Ａ。
電流を引き込む状態）になり、いずれか一方でもＨのと
きはＨ（電流を供給する）となる信号であり、他の信号
Ａ。
Ａ１等も同様である。論理回路２゜〜２□５は並列接続
された２つのトランジスタＱｓ −Ｑ２ と、これら
のトランジスタとカレントスイッチを組み基準電圧ＶＲ
□を入力されるトランジスタＱ３等からなり、この並列
接続されたトランジスタＱ１．Ｑ２の一方は第１の信号
群のうち１つの信号を又他方は第２の信号群のウチの１
つの信号を入力される。
された２つのトランジスタＱｓ −Ｑ２ と、これら
のトランジスタとカレントスイッチを組み基準電圧ＶＲ
□を入力されるトランジスタＱ３等からなり、この並列
接続されたトランジスタＱ１．Ｑ２の一方は第１の信号
群のうち１つの信号を又他方は第２の信号群のウチの１
つの信号を入力される。
第１、第２の信号群は各４つの信号を含み、これらの中
から任意の１つを選ぶ組合せは４Ｘ４＝１６通り（４ビ
ツトの２値打号で表せる情報数）あり、これに合せて論
理回路２゜〜２□５も１６個設けられる。
から任意の１つを選ぶ組合せは４Ｘ４＝１６通り（４ビ
ツトの２値打号で表せる情報数）あり、これに合せて論
理回路２゜〜２□５も１６個設けられる。
これらの論理回路のうち並列接続されたトランジスタＱ
ｌ−Ｑ２が共にＬレベルの信号を受けるものは１つしか
なく、この１つの論理回路が４ビットアドレス信号Ａ。
ｌ−Ｑ２が共にＬレベルの信号を受けるものは１つしか
なく、この１つの論理回路が４ビットアドレス信号Ａ。
−Ａ３により選択されたワード線に対応するものである
。
。
トランジスタＱｌ、Ｑ２が共にＬレベルの信号を受ける
とこれらのトランジスタはオフ、従ってトランジスタＱ
ａがオンとなり、ワード線ドライバＷＤはＨレベルの電
圧を受けてワード線レベルを−（Ｈｊｊにする。
とこれらのトランジスタはオフ、従ってトランジスタＱ
ａがオンとなり、ワード線ドライバＷＤはＨレベルの電
圧を受けてワード線レベルを−（Ｈｊｊにする。
非選択のときはトランジスタＱｌ−Ｑ２の少なく共いず
れか一方がオンであり、ワード線ドライバＷＤはＬレベ
ルとなる。
れか一方がオンであり、ワード線ドライバＷＤはＬレベ
ルとなる。
第５図はダイオードマトリクス型のデコーダＤＥＣであ
り、一方のトランジスタにアドレス信号Ａ。
り、一方のトランジスタにアドレス信号Ａ。
、Ａ１・・・・・・を、他方のトランジスタに基準電圧
ＶＲを入力されるカレントスイッチ４゜〜４３により信
号Ａ。
ＶＲを入力されるカレントスイッチ４゜〜４３により信
号Ａ。
−Ａ３およびその反転Ａ。〜Ａ、を作り、これら８個の
信号Ａ。
信号Ａ。
−Ａ３のうちの任意４つを選択する組合せの全てを含む
ようにダイオードマトリクス３゜〜３１，０４個のダイ
オードを信号Ａ。
ようにダイオードマトリクス３゜〜３１，０４個のダイ
オードを信号Ａ。
−Ａ３印加母線に接続する。これらのダイオードマトリ
クス３゜・・・・・・３１５のうち全てのダイオードが
オフとなったものが選択されたダイオードマトリクスで
あり、それに接続されたワードドライバＷＤがＨレベル
の信号を受けてオンとなり当該ワード線をＨレベルにす
る。
クス３゜・・・・・・３１５のうち全てのダイオードが
オフとなったものが選択されたダイオードマトリクスで
あり、それに接続されたワードドライバＷＤがＨレベル
の信号を受けてオンとなり当該ワード線をＨレベルにす
る。
ダイオードの１つでもオンになると抵抗Ｒによる電圧降
下が生じ、当該ワードドライバはＬレベル信号を受けて
オンになり、そのワード線をＬレベルにする。
下が生じ、当該ワードドライバはＬレベル信号を受けて
オンになり、そのワード線をＬレベルにする。
か＼るデコーダドライバで駆動されるメモリセルアレイ
は、勿論第１図の例に限らない。
は、勿論第１図の例に限らない。
例えば、第１図のショットキバリアダイオードＳＢＤを
通常のＰＮ接合ダイオードにしたメモリセルアレイでも
よく、また第６図に示すＦＬ（注入論理型集積回路）の
メモリセルアレイでもよい。
通常のＰＮ接合ダイオードにしたメモリセルアレイでも
よく、また第６図に示すＦＬ（注入論理型集積回路）の
メモリセルアレイでもよい。
同図のメモリセＡ／Ｍｏｏは、インジェクタとなるｐｎ
ｐトランジスタと逆転型のｎｐｎマルチコレクタトラ′
ジ７りＱｏＯｊＯＯＯ′でフリップフロップ構成したも
のであるが、これらの詳細は周知であるので説明は省略
する。
ｐトランジスタと逆転型のｎｐｎマルチコレクタトラ′
ジ７りＱｏＯｊＯＯＯ′でフリップフロップ構成したも
のであるが、これらの詳細は周知であるので説明は省略
する。
次に、第７図乃至第１４図を参照して本発明のメモリセ
ルアレイの駆動方式、つまり書き込み時に非選択の全ワ
ード線電位を低下させる方式を具体的に説明する。
ルアレイの駆動方式、つまり書き込み時に非選択の全ワ
ード線電位を低下させる方式を具体的に説明する。
第７図は第１の駆動方式で要求される各部の電位関係を
示すもので、第２図の回路状態を想定している。
示すもので、第２図の回路状態を想定している。
同図において、書き込み時の各電位および読み出し時の
電位Ｖｗ８ 、ｖＢｓ。
電位Ｖｗ８ 、ｖＢｓ。
ＶＤ Ｍ ＶＤ Ｍ ＶＣＳは第３図と同様である。
これに対し、読み出し時の非選択のワード線電位■１は
選択されたメモリセルＭ８ｏのオン状態にあるトランジ
スタＱ。
選択されたメモリセルＭ８ｏのオン状態にあるトランジ
スタＱ。
１ のコレクタ電位Ｖ。８ の近傍の値にまで上昇させ
である。
である。
これに伴ない非選択のメモリセルＭＮｏでオン状態にあ
るトランジスタＱＣ４のベース電位ＶＢＮおよびコレク
タ電位ｖｃＮも当然ワード線電位ｖｗＮに追従して図示
の如く変化する。
るトランジスタＱＣ４のベース電位ＶＢＮおよびコレク
タ電位ｖｃＮも当然ワード線電位ｖｗＮに追従して図示
の如く変化する。
非選択のワード線電位ＶｗＮを、第７図のように変化さ
せると、つまり読み出し時には■。
せると、つまり読み出し時には■。
＝ＶＤ＞ＶｗＮの条件下で可能な限りＶ を上昇させ
、且つ書き込み時にはＶＤ〉Ｎ ＶＤ＞ＶｗＮとなるようにｖｗＮを低下させれば必要な
電位関係は満足され、かつ書き込みマージンの確保およ
び読み出しスピードの向上を図ることができる。
、且つ書き込み時にはＶＤ〉Ｎ ＶＤ＞ＶｗＮとなるようにｖｗＮを低下させれば必要な
電位関係は満足され、かつ書き込みマージンの確保およ
び読み出しスピードの向上を図ることができる。
なお先に述べたように差動アンプによる検出方法では第
７図における読み出し時のＶ を必らずしもＶＤ−ｖ
ｏ以下にする必要はＮ なく■。
７図における読み出し時のＶ を必らずしもＶＤ−ｖ
ｏ以下にする必要はＮ なく■。
＝ＶＤ付近まで上昇させることが可能でさらに小振幅化
が実現できる。
が実現できる。
次に、これを実施する具体回路例を説明する。
第８図ａは本発明の第１の実施例を示し、第２図のワー
ドドライバＷＤｓ，ＷＤＮに関する部分のみを示しであ
る。
ドドライバＷＤｓ，ＷＤＮに関する部分のみを示しであ
る。
同図のデコーダＤＥＣは第４図に示した論理型に属する
ものであり、カレントスイッチ１。
ものであり、カレントスイッチ１。
・・・・・・１１でアドレス信号Ａ。・・・・・・Ａｉ
から信号Ａ。
から信号Ａ。
ｊＡ３＃・・・・・・Ａｉ 、Ａｉを発生し、これらが
印加される母線群へ論理回路２。
印加される母線群へ論理回路２。
・・・・・・２１のアドレス信号入力側トランジスタの
ベースを第５図の如き要領で接続する。
ベースを第５図の如き要領で接続する。
同図すはカレントスイッチ１１の具体例である。
論理回路２１（他も同様）は、（ｉ＋１）個の並列接続
されたトランジスタＱ１ｏ−Ｑ１１ からなるアンド
論理部と、基準電圧ｖＲが与えられるトランジスタＱ２
□とでカレントスイッチを構成し、選択されるワード線
Ｗｓに対応する論理回路２０のアンド論理部の全トラン
ジスタの入力が（ｔ Ｌ， ＃、従って該トランジスタ
はオフとなり、ワードドライバＷＤ８の入力がｔｔ Ｈ
ｎとなる。
されたトランジスタＱ１ｏ−Ｑ１１ からなるアンド
論理部と、基準電圧ｖＲが与えられるトランジスタＱ２
□とでカレントスイッチを構成し、選択されるワード線
Ｗｓに対応する論理回路２０のアンド論理部の全トラン
ジスタの入力が（ｔ Ｌ， ＃、従って該トランジスタ
はオフとなり、ワードドライバＷＤ８の入力がｔｔ Ｈ
ｎとなる。
これに対し、非選択のワード線ＷＮに対応した論理回路
２１０入力には少なくとも一つは・・Ｈ〃があり、従っ
てトランジスタの１つはオンとなって負荷抵抗ＲＸによ
る電圧降下が生じ、これによりワードドライバＷＤＮの
入力は（（Ｌ〃に保たれる。
２１０入力には少なくとも一つは・・Ｈ〃があり、従っ
てトランジスタの１つはオンとなって負荷抵抗ＲＸによ
る電圧降下が生じ、これによりワードドライバＷＤＮの
入力は（（Ｌ〃に保たれる。
そしてこの実施例では非選択のワード線ＷＮの電位Ｖｗ
Ｎを書き込み時と読み出し時とで異ならせるために、負
荷抵抗ＲＸと定電流源”ｘｓ とで規定されるワード
ドライバＷＤＮの・・Ｌ〃レベルを、該定電流源の電流
値エエを書き込み信号ＷＥで変更することにより切換え
る。
Ｎを書き込み時と読み出し時とで異ならせるために、負
荷抵抗ＲＸと定電流源”ｘｓ とで規定されるワード
ドライバＷＤＮの・・Ｌ〃レベルを、該定電流源の電流
値エエを書き込み信号ＷＥで変更することにより切換え
る。
定電流源ＩＸＳは概略第８図ＣのようにトランジスタＱ
６ と抵抗Ｒ６を備える（具体例は後述する）が、概略
的にはベース電位を変えて電流■工を減する、従って負
荷抵抗ＲＸでの電圧降下を低減することによりワードド
ライバＷＤＮへの入力の・・Ｌ〃レベルを上昇させ、逆
に増加することで該（（Ｌ〃レベルを低下させる。
６ と抵抗Ｒ６を備える（具体例は後述する）が、概略
的にはベース電位を変えて電流■工を減する、従って負
荷抵抗ＲＸでの電圧降下を低減することによりワードド
ライバＷＤＮへの入力の・・Ｌ〃レベルを上昇させ、逆
に増加することで該（（Ｌ〃レベルを低下させる。
詳しくは、ワードラインＷｓが選択された書き込み時に
は書き込み信号ＷＥの（ｔ Ｉ、 ｊｊで電流エエを増
加させて非選択セルのワード線電位ＶｗＮを下げ、勿論
選択セルのワード線電位は■８値には関係なくＶｏｃに
近い値に高められ、かつ読み出し時には電流■工の増加
はないから最初にセットされた通りの値となってＶｗＮ
は”ｃｓ よりや３低い値に上昇し、第１図に示す電
位関係が実現される。
は書き込み信号ＷＥの（ｔ Ｉ、 ｊｊで電流エエを増
加させて非選択セルのワード線電位ＶｗＮを下げ、勿論
選択セルのワード線電位は■８値には関係なくＶｏｃに
近い値に高められ、かつ読み出し時には電流■工の増加
はないから最初にセットされた通りの値となってＶｗＮ
は”ｃｓ よりや３低い値に上昇し、第１図に示す電
位関係が実現される。
第９図は本発明の第２の実施例であり、デコーダＤＥＣ
にダイオードＤ。
にダイオードＤ。
−Ｄｉかもなるダイオード、マトリクス３゜〜３１を用
いた点、つまり第５図のデコーダＤＥＣを基礎とした点
が第８図と異なる。
いた点、つまり第５図のデコーダＤＥＣを基礎とした点
が第８図と異なる。
第９図の例では、アドレス信号Ａ。〜Ａｉとその反転信
号Ａ。
号Ａ。
−Ａｉを作るカレントスイッチ部の各定電流源’ｘｓ
に対してマトリクス３ｏ〜３１から電流が流れ（非選択
の場合）、その電流■工により負荷抵抗ＲＸに電圧降下
が生ずる。
に対してマトリクス３ｏ〜３１から電流が流れ（非選択
の場合）、その電流■工により負荷抵抗ＲＸに電圧降下
が生ずる。
従って、この場合も定電流源の電流値エエを書き込み信
号ＷＥで変化させることにより非選択のワードドライバ
ＷＤＮへの（・Ｌ〃レベルを第８図と同様に切換えるこ
とができる。
号ＷＥで変化させることにより非選択のワードドライバ
ＷＤＮへの（・Ｌ〃レベルを第８図と同様に切換えるこ
とができる。
※※ 次に、第１０図に基いて電流■工
をパワースイッチで切換える具体例を説明する。
をパワースイッチで切換える具体例を説明する。
書き込み信号ＷＥが基準電圧ｖＲに対し、読み出し時Ｒ
には・・Ｈ〃となり、書き込み時Ｗには（（Ｌ〃になる
とすれば、カレントスイッチを構成するトランジスタＱ
１＝Ｑ２のうち、信号ＷＥを受けるトランジスタＱ１は
書き込み時Ｒにはオフとなり、定電流源工１ には基準
電圧ｖＲを受けるトランジスタＱ２を通して電流が流れ
る。
には・・Ｈ〃となり、書き込み時Ｗには（（Ｌ〃になる
とすれば、カレントスイッチを構成するトランジスタＱ
１＝Ｑ２のうち、信号ＷＥを受けるトランジスタＱ１は
書き込み時Ｒにはオフとなり、定電流源工１ には基準
電圧ｖＲを受けるトランジスタＱ２を通して電流が流れ
る。
この結果、トランジスタＱ３のベース電位は高く、抵抗
Ｒ４等による電圧降下はあるものの定電流源工、を構成
するトランジスタＱ６にはＨレベルの電圧が加わって電
流■、が増加する。
Ｒ４等による電圧降下はあるものの定電流源工、を構成
するトランジスタＱ６にはＨレベルの電圧が加わって電
流■、が増加する。
この点を詳しく説明すると、トランジスタＱ８のコレク
タ電流■。
タ電流■。
８は、電源ＶｃＣからダイオードＤ１．Ｄ２およびトラ
ンジスタＱ’ｒ 、Ｑｓのベース・エミッタ間電圧を
引いた値を抵抗Ｒ２で除したものであるが、これらの電
圧降下分を全てＶオとすれば となる。
ンジスタＱ’ｒ 、Ｑｓのベース・エミッタ間電圧を
引いた値を抵抗Ｒ２で除したものであるが、これらの電
圧降下分を全てＶオとすれば となる。
これが書き込み時の電流■工の値を規定する。
一方、読み出し時Ｒには書き込み信号ＷＥが（Ｌ Ｈｊ
ｊとなるのでトランジスタＱ１がオンとなり、電流１１
は負荷抵抗Ｒ１を流れるのでトランジスタＱ３のベー
ス電位は書き込み時よりＲｏ ・工、たけ低下する。
ｊとなるのでトランジスタＱ１がオンとなり、電流１１
は負荷抵抗Ｒ１を流れるのでトランジスタＱ３のベー
ス電位は書き込み時よりＲｏ ・工、たけ低下する。
この電圧降下は抵抗Ｒ６の両端電位ｖＲ６を等量低下さ
せるので、抵抗Ｒ６にはＶＲ６＝ＶＢ１．！−Ｒ１・■
１ ・・・・・・・・・（６）に応じて低減さ
れた電流エエが流れる。
せるので、抵抗Ｒ６にはＶＲ６＝ＶＢ１．！−Ｒ１・■
１ ・・・・・・・・・（６）に応じて低減さ
れた電流エエが流れる。
従って、（５） 、 （６）式の値とＲ６の値を選定す
ることで、非選択のワード線電位ｖｗＮを第７図のよう
に切換えることができる。
ることで、非選択のワード線電位ｖｗＮを第７図のよう
に切換えることができる。
第１１図は本発明の第３の実施例である。
前述した各実施例では電流■工そのものを変化させたが
、この実施例では定電流源Ｉｘｓ の他に定電流源■Ｘ
ｗ８を設け、負荷抵抗ＲＸに流れる電流な■工と（エエ
＋ＩＸｗ）とに切換える。
、この実施例では定電流源Ｉｘｓ の他に定電流源■Ｘ
ｗ８を設け、負荷抵抗ＲＸに流れる電流な■工と（エエ
＋ＩＸｗ）とに切換える。
第１１図は第８図ａのデコーダＤＥＣを前提としたもの
で、非選択のワード線ＷＮに関する部分だけを示しであ
る。
で、非選択のワード線ＷＮに関する部分だけを示しであ
る。
付加定電流源”ＸＷＳの投入、除去はトランジスタＱ２
□、Ｑ３１〜Ｑ３４により行なわれ、また基準電圧ＶＲ
１を受けるトランジスタはマルチエミッタ構造を有し、
そのトランジスタ部分Ｑ２□はトランジスタ３１と、ま
たＱ２１はＱｔ ｉ とカレントスイッチを構成する
。
□、Ｑ３１〜Ｑ３４により行なわれ、また基準電圧ＶＲ
１を受けるトランジスタはマルチエミッタ構造を有し、
そのトランジスタ部分Ｑ２□はトランジスタ３１と、ま
たＱ２１はＱｔ ｉ とカレントスイッチを構成する
。
カレントスイッチを構成するトランジスタＱ３□、Ｑ３
３の各ベースには書き込み信号ＷＥ、基準電圧ＶＲ２が
供給され、信号ＷＥは読み出し時にＨ１書き込み時にＬ
になるので、読み出し時ＲにはトランジスタＱ３３がオ
ンで、トランジスタＱｓ□はオフとなる。
３の各ベースには書き込み信号ＷＥ、基準電圧ＶＲ２が
供給され、信号ＷＥは読み出し時にＨ１書き込み時にＬ
になるので、読み出し時ＲにはトランジスタＱ３３がオ
ンで、トランジスタＱｓ□はオフとなる。
トランジスタＱ３３がオンであると、トランジスタＱ３
．はオフとなり、従ってトランジスタＱ３□もオフとな
って定電流源ｌｆｆ５は切離される。
．はオフとなり、従ってトランジスタＱ３□もオフとな
って定電流源ｌｆｆ５は切離される。
この結果、負荷抵抗ＲＸの電圧降下は電流■工によるも
ののみとなるので、ワードドライバＷＤＮの（（Ｌ〃レ
ベルは高く保たれる。
ののみとなるので、ワードドライバＷＤＮの（（Ｌ〃レ
ベルは高く保たれる。
逆に、書き込み信号ＷＥがｔｔ Ｉ、 ｐｐとなる書き
込み時ＷにはトランジスタＱ３３がオフとなるので、ト
ランジスタＱ３．はオン、従ってＱ３１もオンになる。
込み時ＷにはトランジスタＱ３３がオフとなるので、ト
ランジスタＱ３．はオン、従ってＱ３１もオンになる。
この結果定電流源■Ｘｗ８が投入され、電流■工＊Ｉｘ
ｗが共に負荷抵抗ＲＸを流れるのでワードドライバＷＤ
Ｎのａｔ Ｌ ｐｐレベルはＲＸ、ＩＸｗだげ低下する
。
ｗが共に負荷抵抗ＲＸを流れるのでワードドライバＷＤ
Ｎのａｔ Ｌ ｐｐレベルはＲＸ、ＩＸｗだげ低下する
。
第１２図は本発明の第４の実施例である。
この実施例は第１１図と同様の考えを第９図のデコーダ
ＤＥＣに適用したもので、非選択のワード線ＷＮに関す
る部分のみを示しである。
ＤＥＣに適用したもので、非選択のワード線ＷＮに関す
る部分のみを示しである。
アドレス信号Ａｉを受けるカレントスイッチ４ ｉ （
他のものも同様）は一対のマルチエミッタトランジスタ
を用いており、トランジスタ４１．４２は定電流源’ｘ
ｓ と共にカレントスイッチを構成し、トランジスタ
４３ 、４４ 、 Ｑａｔは電流源ＩＸＷ８と共にカレ
ントスイッチを構成している。
他のものも同様）は一対のマルチエミッタトランジスタ
を用いており、トランジスタ４１．４２は定電流源’ｘ
ｓ と共にカレントスイッチを構成し、トランジスタ
４３ 、４４ 、 Ｑａｔは電流源ＩＸＷ８と共にカレ
ントスイッチを構成している。
後者０カレントスイツチを制御する部分は第１１図と同
様、トランジスタＱ３２〜Ｑａ４からなる。
様、トランジスタＱ３２〜Ｑａ４からなる。
書き込み時ＷにはトランジスタＱ３２がオフ、Ｑａａが
オン、Ｑ３４がオフ、Ｑ３１もオフとなり、非選択の負
荷抵抗ＲＸには電流■工＋ｉｘｗが流れる。
オン、Ｑ３４がオフ、Ｑ３１もオフとなり、非選択の負
荷抵抗ＲＸには電流■工＋ｉｘｗが流れる。
読み出し時ＲはトランジスタＱ３２がオン、Ｑａａがオ
フ、Ｑ、、 ｅ Ｑ、□がオンとがり電流ＩＸＷはトラ
ンジスタＱ３□を流れるので非選択の負荷抵抗ＲＸには
電流ＩＸのみが流れる。
フ、Ｑ、、 ｅ Ｑ、□がオンとがり電流ＩＸＷはトラ
ンジスタＱ３□を流れるので非選択の負荷抵抗ＲＸには
電流ＩＸのみが流れる。
前述した第１〜第４の実施例は、負荷抵抗ＲＸに流れる
電流■工の値そのものを可変し、或いは負荷抵抗ＲＸに
流れる電流な■、と（ＩＸ ＋ ■ｆｆ ＞とに切換え
ることで、非選択のワードドライバＷＤＮのベース入力
を書き込み時には低く、そして読み出し時には高く制御
するものであったが、第１３図および第１４図では書き
込み信号ＷＥで非選択ワードドライバＷＤＮのベース電
位を書き込み時と読み出し時とで異なる値にクランプす
る。
電流■工の値そのものを可変し、或いは負荷抵抗ＲＸに
流れる電流な■、と（ＩＸ ＋ ■ｆｆ ＞とに切換え
ることで、非選択のワードドライバＷＤＮのベース入力
を書き込み時には低く、そして読み出し時には高く制御
するものであったが、第１３図および第１４図では書き
込み信号ＷＥで非選択ワードドライバＷＤＮのベース電
位を書き込み時と読み出し時とで異なる値にクランプす
る。
本発明の第５の実施例であるこの第１３図で、ダイオー
ドＤ１ｏ−Ｄ１１ 並びにその制御用のトランジスタＱ
３□〜Ｑ３４を除いた部分は、第８図または第９図のデ
コーダＤＥＣにはｙ同じある。
ドＤ１ｏ−Ｄ１１ 並びにその制御用のトランジスタＱ
３□〜Ｑ３４を除いた部分は、第８図または第９図のデ
コーダＤＥＣにはｙ同じある。
５゜〜５１はマルチエミッタを用いた論理回路であり、
前記論理回路２１またはダイオードマトリクス３１に相
当する。
前記論理回路２１またはダイオードマトリクス３１に相
当する。
トランジスタＱ３□〜Ｑｓ４からなる部分は第１１図、
第１２図と示したものと同様であり、トランジスタＱ３
４のエミッタ電位ＶＣＬがダイオードＤ１０−Ｄ１ｉ
のアノードに印加される。
第１２図と示したものと同様であり、トランジスタＱ３
４のエミッタ電位ＶＣＬがダイオードＤ１０−Ｄ１ｉ
のアノードに印加される。
ダイオードＤｉｏ−Ｄｔ ｉ のカンードはワードド
ライバＷＤ、〜ｗ４のベースに接続されている。
ライバＷＤ、〜ｗ４のベースに接続されている。
非選択の論理回路５ｉでは電源ｖ１から負荷抵抗Ｒを流
れる電流による電圧降下でワードドライバＷＤＮのベー
スは（・Ｌ〃レベルに保たれているが、このｔｔ Ｌ
ｎレベルが電位■ｃＬで変化する。
れる電流による電圧降下でワードドライバＷＤＮのベー
スは（・Ｌ〃レベルに保たれているが、このｔｔ Ｌ
ｎレベルが電位■ｃＬで変化する。
この様子を第１４図で説明する。
同図ａはダイオードマトリクス型のデコーダに適用した
例であり、また同図すは論理型のデコーダに適用した例
であるが、いずれの場合にも電位ＶｃＬがｔｔ Ｉ、
ｓｚとなる書き込み時ＷにはダイオードＤ１１ はオフ
状態にあるので、ワードドライバＷＤＮのベース電位は
抵抗Ｒの電圧降下により定まる低い（＊ Ｌ ９ルベル
となる。
例であり、また同図すは論理型のデコーダに適用した例
であるが、いずれの場合にも電位ＶｃＬがｔｔ Ｉ、
ｓｚとなる書き込み時ＷにはダイオードＤ１１ はオフ
状態にあるので、ワードドライバＷＤＮのベース電位は
抵抗Ｒの電圧降下により定まる低い（＊ Ｌ ９ルベル
となる。
これに対し、電位ｖｃＬが（（Ｈ〃となる読み出し時Ｒ
にはダイオードＤ１ｉ がオンとなるのでワードドライ
バＷＤＮのベース電位は電位ｖｃＬをダイオードＤｉ
ｉ でクランプした高い（（Ｌ〃レベルとなる。
にはダイオードＤ１ｉ がオンとなるのでワードドライ
バＷＤＮのベース電位は電位ｖｃＬをダイオードＤｉ
ｉ でクランプした高い（（Ｌ〃レベルとなる。
このクランプ方式によっても、抵抗Ｒでの電圧降下およ
びダイオードＤ１１でのクランプレベルを設定すること
で、第７図の特性を得ることができる。
びダイオードＤ１１でのクランプレベルを設定すること
で、第７図の特性を得ることができる。
尚、ダイオードＤＩＯ〜Ｄ１１ は工□ツタホロワとし
てもよい。
てもよい。
以上説明した様に、本発明によればメモリセルアレイを
駆動するに際し、ワード線振幅が読み出し時に小で、書
き込み時に犬となる様に、書き込み時に非選択の全ワー
ド線電位を読み出し時よりも低下させているので、書き
込みマージンを確保できると共に読み出しスピードを向
上させることができる。
駆動するに際し、ワード線振幅が読み出し時に小で、書
き込み時に犬となる様に、書き込み時に非選択の全ワー
ド線電位を読み出し時よりも低下させているので、書き
込みマージンを確保できると共に読み出しスピードを向
上させることができる。
書き込みマージンの確保という点は従来も考慮されてい
るが、読み取り時の非選択ワード線電位が過低という点
については考慮されていなかった。
るが、読み取り時の非選択ワード線電位が過低という点
については考慮されていなかった。
しかしながら上述したようにこの点を改善すると読み出
しスピードを向上させることができると共に、動作の安
定化が図れる利点がある。
しスピードを向上させることができると共に、動作の安
定化が図れる利点がある。
つまり、ショットキ・クランプ型のメモリセル等では、
セルの負荷抵抗の大容量化に併ないダイオードの存在で
セルの両側のインピダンス差が大キくなり、これらを同
時にドライブするとイン・ピダンスが犬である側がワー
ド線電位の変化に即時に追従できず、フリップフロップ
の電位差が一瞬縮まる。
セルの負荷抵抗の大容量化に併ないダイオードの存在で
セルの両側のインピダンス差が大キくなり、これらを同
時にドライブするとイン・ピダンスが犬である側がワー
ド線電位の変化に即時に追従できず、フリップフロップ
の電位差が一瞬縮まる。
この電位差はセルの安定性に最も重要であるから、トラ
ンジェント時に電位差が縮む度合を信号線振幅を小とす
ることで低減すれば、安定化が図れる訳である。
ンジェント時に電位差が縮む度合を信号線振幅を小とす
ることで低減すれば、安定化が図れる訳である。
第１図はショットキ・クランプ型のメモリセルアレイを
示す概略構成図、第２図は第１図の動作説明に用いた要
部回路図、第３図は従来の駆動方式を示す電圧波形図、
第４図は一般的な論理型のデコーダを示す構成図、第５
図は一般的なダイオード・マトリクス型のデコーダを示
す構成図、第６図はＩ２Ｌ型のメモリセルアレイを示す
概略構成図、第７図は本発明の第１の駆動方式を示す電
圧波形図、第８図ａ、ｂ、ｃは本発明の第１の実施例を
示す回路図、第９図は本発明の第２の実施例を示す回路
図、第１０図は書き込み信号に応じて電流値を切換える
具体的な回路図、第１１図は本発明の第３の実施例を示
す回路図、第１２図は本発明の第４の実施例を示す回路
図、第１３図は本発明の第５の実施例を示す回路図、第
１４図ａ。 ｂは第１３図の動作説明のための要部回路図である。 図中、Ｍｏ。 ・・・・・・Ｍｎｏ・・・・・・Ｍｏｍ・・・・・・Ｍ
ｎｍはメモリセル、ＷＤＳ・・・・・・ＷＤＮはワード
ドライバ、Ｗ８・・・・・・ＷＮはワード線、ＤＥＣは
デコーダ、Ｉ、および■Ｘｗは電流源、Ｄｌｏ−Ｄｌ
ｉ はダイオードである。
示す概略構成図、第２図は第１図の動作説明に用いた要
部回路図、第３図は従来の駆動方式を示す電圧波形図、
第４図は一般的な論理型のデコーダを示す構成図、第５
図は一般的なダイオード・マトリクス型のデコーダを示
す構成図、第６図はＩ２Ｌ型のメモリセルアレイを示す
概略構成図、第７図は本発明の第１の駆動方式を示す電
圧波形図、第８図ａ、ｂ、ｃは本発明の第１の実施例を
示す回路図、第９図は本発明の第２の実施例を示す回路
図、第１０図は書き込み信号に応じて電流値を切換える
具体的な回路図、第１１図は本発明の第３の実施例を示
す回路図、第１２図は本発明の第４の実施例を示す回路
図、第１３図は本発明の第５の実施例を示す回路図、第
１４図ａ。 ｂは第１３図の動作説明のための要部回路図である。 図中、Ｍｏ。 ・・・・・・Ｍｎｏ・・・・・・Ｍｏｍ・・・・・・Ｍ
ｎｍはメモリセル、ＷＤＳ・・・・・・ＷＤＮはワード
ドライバ、Ｗ８・・・・・・ＷＮはワード線、ＤＥＣは
デコーダ、Ｉ、および■Ｘｗは電流源、Ｄｌｏ−Ｄｌ
ｉ はダイオードである。
Claims (1)
- 【特許請求の範囲】 １ 複数のワード線と、複数のビット線対と、１対のト
ランジスタを交叉結合してなり、該ワード線とビット線
とに接続された複数のメモリセルとを具備したメモリセ
ルアレイの駆動方式であって、選択ワード線電位は読み
出し時、書き込み時共に同じ電位とし、非選択ワード線
電位は書き込み時には読み出し時より低下させる様にし
たことを特徴とするメモリセルアレイの駆動方式。 ２ 非選択ワード線に対応したワードドライバの入力ア
ドレス信号のレベルを、書き込み信号に応じて電流値に
変え、これにより電圧降下を変えて高低に切換で、該非
選択ワード線電位を書き込み時には読み出し時より低下
させる様にしたことことを特徴とする特許請求の範囲第
１項記載のメモリセルアレイの駆動方式。 ３ 非選択ワード線に対応したワードドライバの入力ア
ドレス信号のレベルを、書き込み信号に応じて動作する
クランプ回路により高低に切換で、該非選択ワード線電
位を書き込み時には読み出し時より低下させる様にした
ことことを特徴とする特許請求の範囲第１項記載のメモ
リセルアレイの駆動方式。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54023086A JPS5833634B2 (ja) | 1979-02-28 | 1979-02-28 | メモリセルアレイの駆動方式 |
| EP80300458A EP0019988B1 (en) | 1979-02-28 | 1980-02-18 | System for selecting word lines in a bipolar ram |
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