JPS6080195A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 本発明は、半導体記憶装置に関し、％にワード線の非選
択時の電位を安定化しかつ各ワード線間の電位のはらつ
きを少なくした記憶装置に関する。

技術の背景 例えは、バイポーラ型スタティックランダムアクセスメ
モリにおいては、選択時にはワード線に甚しベル即ち選
択レベルの電圧を印加して該ワード線に接続されたメモ
リセルからのデータ読み出しあるいは該メモリセルへの
データ書き込みが行なわれる。これに対して非選択時に
は、ワード線に非選択メモリセルのデータの保持に必要
なレベル即ち非選択レベルの電圧が印加されて各メモリ
セルのデータの保持が行なわれる。したがって、非選択
ワード線の電位が不安定となシあるいは各非選択ワード
線間でばらつきを生じると、非選択メモリセルに書き込
み電流が流れたシあるいけ非選択ワード線に保持電流を
流すための保持電流源の電流マージンが少なく乃、る等
の不都合を生ずる。

したがって、このよう外不都合を除去し記憶装置の信頼
性を向上させるためには非選択ワード線の電位を安定化
しかつ各ワード線間の電位のばらつきを小さくすること
が必要となる。

従来技術と問題点 第１図は、従来形の半導体記憶装置としてのバイポーラ
型スタティックランダムアクセスメモリ装置を示す。同
図の記憶装置は、高電圧側ワードｉ１ＪｗＬ十と低電圧
側ワード線肌−の問およびビット線ＢＬ、ＢＬＯ間に接
続されたメモリセルＭＣと、アドレスデコーダを構成す
るトランジスタＱ１．Ｑ２、抵抗Ｒ１および定電流回路
ＩＳＩと、ワードドライバを構成しエミッタが高電圧側
ワード線肌十に接続されたトランジスタＱ３と、低電圧
側ワード練乳−に接続された定電流回路ＩＳ２およびダ
イオードＰＬと、ダイオードＤＩのカソードが接続され
各ワード線に共通に設けられた定電流回路ＩＳ３と、ビ
ット線ＢＬおよびＢＬにそれぞれ接続された定電流回路
ＩＳ４およびＩＳ５とを具備する。なお、第１図におい
ては、各ワード線ＷＬ＋　、　ＷＬ　−、ビット線ＢＬ
。

ＢＬ、メモリセルＭＣ等が図面の簡略化のためそれぞれ
１つずつしか示されていないが、実際にはこれらの要素
は複数設けられる。また、低電圧側ワード線ＷＬ−に接
続された定電流回路ＩＳ２およびダイオードＤ１と、ピ
ッ）　１ＮＢＬおよびＢＬにそれぞれ接続された定電流
回路ＩＳ４およびＩＳ５等もそれぞれ複数ずつ設けられ
る。さらに、アドレスデコーダを構成するトランジスタ
Ｑ１は実際にはワードアドレス信号のビット数に相当す
る数の並列接続されたトランジスタで構成されるが、こ
れは図面の簡略化のために１個のトランジスタＱ１で示
されている。メモリセルＭＣはフリラグフロップ回路に
よって構成されるスタティック型のメモリセルである。

第１図の半導体記憶装置においては、ワードアドレス信
号Ａ、が低レベルの時にはトランジスタＱ１がカットオ
フ状態となシ、該トランジスタリのコレクタ電圧は例え
ばＯ■の電源電圧すなわち高レベルとなる。これにょシ
、トランジスタ。３のエミッタから高電圧側ワード線Ｗ
Ｌ＋に例えば−０，８Ｖの選択レベルの電圧が印加され
てワード線肌十は選択状態となる。この状態でビット線
ｉ「またはＢＬが図示しない書き込み回路によって但レ
ベルに引き下けられると、メモリセルＭＣのフリップフ
ロップにデータが１き込まれる。また、この状態でビッ
ト線ＢＬまたはＢＬの電流または電圧を図示しないセン
スアングで検出することにょ夛メモリセルＭＣから記憶
データを読み出すことができる。

また、このような選択状態においては、低電圧側ワード
練乳−の電位が他の図示し力い低電圧側ワード線の電位
よシ高くなっているからダイオードＤ１がオンとなシ、
高電圧側ワード線Ｍ、＋、メモリセルＭＣおよび低電圧
側ワード練乳−を流れる放電電流は定電流回路ＩＳ２と
共にダイオードＤ１を介して共通の電流回路ＩＳ３に流
れ込む。アドレス信号Ａ、が高いレベルの場合には、ト
ランジスタＱ１がオンとなシ、該トランジスタＱ１のコ
レクタ電位が例えば−１，３■の低レベルとなる。これ
により、トランジスタＱ３を介して高電圧側ワード線肌
十に例えば−２，ＩＶの非選択レベルの電圧が印加され
ワード線が非選択状態となる。この状態では高電圧側ワ
ード線肌十からメモリセルＭＣおよび低電圧側ワード練
乳−を介して定電流回路ＩＳ２に保持電流が流れメモリ
セルＭＣの記憶データが保持される。この時ダイオード
Ｄ１はカットオフしている。

ところで、第１図の従来形の記憶装置においては、上述
の非選択時における高電圧側ワード線肌十の電圧レベル
、即ち非選択レベルの電圧がアドレスデコーダのトラン
ジスタＱ１のコレクタ電圧によって定められ、該コレク
タ電圧は電源ｖｃｃの電圧から抵抗Ｒ１による電圧降下
分だけ低い電圧となる。ところが、抵抗Ｒ１の値および
トランジスタＱ１のコレクタ電流を決める定電流回路Ｉ
ＳＩの電流値は半導体記憶装置の製造条件その他の相違
によって個々の半導体記憶装置ごとに、あるいは各ワー
ド線ごとにばらつきを生じるため、従来形の記憶装置に
おいては、非選択ワード線の電圧レベルかけらつくとい
う不都合があった。そして、ワード線の非選択レベルの
電圧がばらつくために、ワード線の非選択レベルの電圧
と選択レベルの電圧との電圧差即ちワード振幅が各ワー
ド間でばらつきを生じ、保持電流源の電流マージンが小
さくなり、かつ非選択ワード線の電圧が高めにばらつい
た場合には選択ワード線に接続されたメモリセルに供給
される書キ込み電流が非選択ワード線に接続されたメモ
リセル即ち非選択メモリセルに分流するという不都合を
生じていた。

第２図は、従来形の半導体記憶装置の他の例を示す。同
図の記憶装置は、第１図の記憶装置におけるワードドラ
イバ用トランジスタＱ３をダルリントン接続されたトラ
ンジスタＱ４．Ｑ５およびトランジスタＱ５のペースエ
ミッタ間に接続された抵抗Ｒ２によって置き拗えたもの
である。その他の部分は第１図のものと同じであり同一
参照符号で示されている。

第２図の回路においては、ワードドライブ用トランジス
タをトランジスタＱ４．Ｑ５によるダーリントントラン
ジスタで構成したため、特に選択時に高電圧側ワード線
ＷＬ＋に急速に大電流を流すことが可能になシ、記憶装
置のアクセスタイムを早くすることが可能になる。また
、特に同時に複数ビットのメモリセルのアクセスが可能
な多ピット構成の記憶装置においては、低電圧側ワード
線肌−からダイオードＤＩを介して定電流回路ＩＳ３に
流れ込むワード線放電電流、およびビット線ＢＬまたは
ＢＬから定電流回路ＩＳ４またはＩ８５に流れ込む調き
込み電流が大きくなるため、ワードドライバ回路をダー
リントントランジスタで構成するととによって得られる
効果が大きくなる。

ところが、第２図の記憶装置においては、ワード線の非
選択時に高電圧側ワード線ＷＬ＋に流れる電流は、該高
電圧側ワード線肌十からメモリセルＭＣおよび低電圧側
ワード線肌−を介しで定電流回路ＩＳ２に流れ込む保持
電流のみとなシ極めて少なく力る。そのため、ワードド
ライバ用のトランジスタ、特にトランジスタＱ４のペー
ス電流が非常に少なくなシ、該トランジスタＱ４のペー
ス・エミッタ間電圧が不安定となるため高電圧側ワード
線司、十等のワード線の電位が不安定とカリ、保持電流
即ち定電流回路ＩＳ２の電源マージンが少なくカリ、か
つ書き込み電流が非選択メモリセルに分流する等の不都
合があった。

発明の目的 本発明の目的は、前述の従来形における問題点に鑑み、
半導体記憶装置において、非選択ワード線の電位を基準
電圧源等によってクランプするという構想に基づき、非
選択ワード線の電位を安定化しかつ［１位のばらつきを
少なくすることにより、保持電流源の電源マージンを増
大させ、書き込み電流が非選択メモリセルに分流するこ
とを防止することにある。

発明の構成 そしてこの目的は、本発明によれば、ワード線に複数の
メモリセルが接続され、選択時には該ワード線に非選択
時と相異なる電圧が印加されてデータの書き込みまたは
読み出しが行なわれ、かつ基準電源回路と該基準電源回
路の出力にもとづき非選択時のワード線の電圧レベルを
所定電圧に固定するクランプ回路とを具備する半導体記
憶装置を提供することによって達成される。

発明の実施例 ｖ下、図面によシ本発明の詳細な説明する。

第３図は、本発明の１実施例に係わる半導体記憶装置の
構成を示す。同図の記憶装置は、第１図の記憶装置にお
ける各ワード線ごとにクランプ用トランジスタＱ６’（
ｒ設けたものである。該トランジスタのエミッタは高電
圧側ワード線肌十に接続され、コレクタは例えは電源ｖ
ｃｃに接続され、ペースには各ワード線に共通の基準電
圧ｖＲ２が印加されている。その他の部分の構成は第１
図の記憶装置と同じであシ、同一部分には同一参照符号
が付されている。

第３図の記憶装置においては、基準電圧ｖＲ２の　−の
値がアドレスデコーダ出力の低レベルの電圧よりもやや
高めに設定されている。例えば、アドレスデコーダ出力
、即ちトランジスタＱｌのコレクタの低レベルの電圧が
第１図の回路と同様に−１，３Ｖであるものとすると、
基準電圧■Ｒ２の値は例えば−１，ＯＶとされる。これ
によシ、ワード線が非選択の場合には、アドレスデコー
ダの出力電圧即ちワードドライバ用トランジスタＱ３の
ペース雷１圧は−１，３ｖとなり、かつクランプ用トラ
ンジスタ間Ｑ６のペース電圧が−１，Ｏｖとなるから、
高電圧側ワード線肌＋は基準電圧■Ｒ２とトランジスタ
Ｑ６のペースエミッタ間電圧によって定められる例えば
−１，８ｖの電圧にクランプされる。この時、トランジ
スタＱ３は１１はカットオフ状態と力るからアドレスデ
コーダの出力電圧が高電圧側ワ−ド線ＷＬ＋の電位に影
響を方えることはない。力お、ワード線の選択時には、
高電圧側ワード練乳＋の電圧はアドレスデコーダの出力
の高いレベルの電圧Ｏｖおよびワードドライブ用トラン
ジスタＱ３のペースエミッタ間電圧によって定められ、
例えば−０，８Ｖとなることは第１図の回路の場合と同
じである。

第３図の記憶装置においては、非選択時における高電圧
側ワード線肌十の電圧がクランプ用トランジスタＱ６お
よび基準電圧ＶＲ２によって定められるため、デコーダ
回路の部品の定数のばらつき等によってワード線の非選
択レベルの電位が影響を受けることがなくなシ、保持電
流源即ち定電流回路ＩＳ２の電源マージンの減少および
非選、択ワード線への１き込み電流への分流等が防止さ
れる。

第４図は、本発明の他の実施例に係わる半導体記憶装置
の構成を示す。同図の記憶装置は、第３図の記憶装置に
おけるワードドライバ用トランジスタＱ３の前段の回路
を０Ｍ０８回路によって構成したものである。第４図に
おいては、この０Ｍ０８回路の１例としてトランジスタ
Ｑ７およびＱＢからなるＣＭＯＳインバータが示されて
いるが、実際には０Ｍ０８回路によるアドレスデコーダ
が用いられる。

第４図の回路においては、トランジスタＱ７およびＱＢ
からなるＣＭＯＳインバータの出力は追ルベルがほぼ電
源■ｃｃの電位となυ、低レベルが電源ｖｓ８のレベル
とガる。したがって、非選択状態においては、高電圧側
ワード線肌十の電位をクランプ用トランジスタＱ６によ
って所定の選択レベルにクランプする必要がある。これ
によって、非選択時における高電圧側ワード線孔＋の重
１位が低くなシすぎることが防止され、非選択メモリセ
ルのデータを適切に保持することが可能になる。そして
、第４図の回路においては、ワードドライバ用トランジ
スタＱ３よシ前段の回路等ｉｃＭ０８回路によって構成
することができるからメモリチッｆあたシの消費電力を
低減することが可能になる。

第５図は、本発明の更に他の実施例に係わる半導体記憶
装置を示す。同図の記憶装置は、第２図の従来形の記憶
装置におけるワードドライブ回路の抵抗Ｒ２を除去しト
ランジスタＱ５のペースに抵抗Ｒ３を介して基準電源ｖ
Ｒ３を印加したものである。その他の部分は第２図の回
路と同じであり、同一部分には同一参照符号が付されて
いる。

第５図の回路においては、前述の第３図または第４図の
回路に用いられているようなランプ用トランジスタＱ６
と同様の働きをワードドライブ回路のダーリントン接続
されたトランジスタの１つＱ５によって行なわしめてい
る。即ち、非選択時には、高電圧側ワード１肌＋の電位
が抵抗Ｒ３およびトランジスタＱ５を介して基準電源Ｖ
Ｒ３によシ決定される。このような構成によシ、前述の
各実施例と同様に非選択時におけるワード線電位を安定
化することが可能になる。なお、基準電源ｖＲ３として
は通常定電圧源が用いられるが、これ−を定電流源とし
た場合にも各々の非選択ワード線電位のばらつきを少な
くすることができる。また、第５図の回路においては、
ワード線が選択時から非選択時に移行する場合に、基準
電源ｖＲ３と抵抗Ｒ３によってトランジスタＱ５のペー
ス電圧が急速に引き下げられるためワード線電位のやち
下がシを早くすることも可能になる。

なお、ワードドライブ回路にダーリントントランジスタ
を用いた第２図に示すような半導体記憶装置に第３図の
回路におけるクランプ用トランジスタＱ６を付加するこ
とも可能である。

上述の各実施例における定電圧電源ｖＲ２およびＶＲ３
等としてはメモリセルＭＣと同じ回路を用いて構成？れ
たダミーセルによって構成すると好都合である。第６図
（ａ）は、一般的なスタティック型メモリセルの構成を
示す。同図１に示すように、スタティック型メモリセル
は、２つの同じ信号反転回路ＩＮＶ　ｌ交差結合するこ
とによって構成されたフリラフ０フロツプ回路を具備す
る。

第６図（ｂ）　、　（ｃ）および（ｄ）は、それぞれス
タティック型メモリセルの具体的な回路を示す。第６図
（ｂ）においては信号反転回路が１個のマルチエミッタ
トランジスタとダイオードと抵抗によって構成されてお
シ、各信号反転回路のマルチェミッタトランジスタのペ
ースＢおよびコレクタＣは他の信号反転回路のマルチエ
ミッタトランジスタのコレクタＣおよびペースＢと交差
結合されている。各マルチエミッタトランジスタの１つ
のエミッタは共に低電圧側ワード線肌−を介して保持電
流源に接続され（端子Ｈ）、他のエミッタはそれぞれ信
号嶺き込み用または読み川し用の端子Ｓとしてそれぞれ
ビット線ＢＬおよびＢＬに接続されている。また各ダイ
オードのアノードは共通接続され各マルチエミッタトラ
ンジスタのペースに接続された抵抗の一端と共に端子ｗ
’ｌ介して高電圧側ワード線肌十に接続されている。第
６図（ｃ）に示すメモリセルは、ＩＬ型のメモリセルで
あって、各信号反転回路がマルチエミッタトランジスタ
とＰＮＰ型トランジスタとによって構成されている。ま
た、第６図（ｄ）に示すメモリセルは、いわゆるＰＮＰ
Ｎ型メモリセルであって各信号反転回路は第６図（ｃ）
に示すメモリセルと同様に１個のマルチエミッタトラン
ジスタと１個のＰＮＰ型）ランジスタとによって構成さ
れているが各トランジスタの接続が異なっている。

ところで、上述のようなメモリセルを用いたメモリ装置
においては、高電圧側ワード線の選択レベルの電圧と非
選択レベルの電圧との差即ちワード振幅の大きさを適切
に選択する必要かある。ワード振幅は、前述の各実施例
においては電源■ｃｃと基準電圧ｖＲ２または■Ｒ３と
の電圧差に等しくなるためこれらの基準電圧■Ｒ２およ
びｖＲ３の値を適切な値に選択する必要がある。本発明
においては、このような各基準電圧を発生するための基
準電源を上述の各メモリセルと同じ回路を有するダミー
メモリセルを用いて構成している。即ち、例えば、第６
図（ｂ）のメモリセルにおいて各マルチエミッタトラン
ジスタのペース電圧の高レベル時の値ｖＨと低レベル時
の値■、との差％ＥＶ、は、オン状態のマルチエミッタ
トランジスタのコレクタに接続されているダイオードの
両端電圧即ち点Ｃと点Ｗの間の電圧に等しくなることを
利用して基準電圧を作成する。前述のワード振幅の大き
さは、■き込み時に非選択メモリセルに書き込み電流が
流れないことを条件として必要最少限の値に定める必要
があるが、該ワード振幅の値を少なくとも前述のメモリ
セルの各ペース間の電圧差ｖＦよシ大きい値に設定して
おけばよいととは明らかであるから、基準電圧ｖＲ２ま
たはｖＲ３としてｉＪ：電源ｖｃｃから前述の差電圧Ｖ
、の値よシも大きく降下した電圧とすればよいことがわ
かる。

第７図（ａ）ないしくｅ）は、このような考え方に基づ
いて案出された基準電圧発生回路を示す。第７図（、）
は、１つの信号反転回路ＩＮＶの端子Ｗおよび端一７Ｃ
の間の電圧Ｖ、と抵抗Ｒ４による電圧降下分の和の電圧
だけＶｃＣよル低い出力電圧ＯＵＴを発止するようにし
たものである。この場合、抵抗Ｒ４の値と定電流回路Ｉ
Ｓ６の電流によって定められる電圧はワード振幅を前述
の差電圧ｖＦよシも大きくするために付加された電圧分
である。第７図（ｂ）は、第７図（ａ）の信号反転回路
ＩＮＶにおける端子Ｓにさらに定電流回路ＩＳ７を接続
したものである。この場合、端子Ｉ（に接続された定電
流回路ＩＳ６　は保持電流相当分のＭｌ流を流し端子Ｓ
に接続された定電流回路ＩＳ７は読み出し電流相当分の
電流を流すものである。第７図（ｃ）は、第７図（、）
に示す回路をＰＮＰＮ型メモリセルと同様の回路で具体
化した回路例を示す。第７図（ｄ）は、２個の信号反転
回路ＩＮＶを用い実際のメモリセルと同じ回路を有する
ダミーセルによって構成した足電圧源回路を示すもので
ある。また、第７図（ｅ）は、メモリセルと同じ回路と
用いる代シに、メモリセルの中でコレクタ電位を定める
負荷素子ＬＤだけを用いて構成したものでアシ、負荷素
子ＬＤとしては、同図に示すように通常のダイオード、
ショットキバリアダイオード、あるいはＰＮＰ型トラン
ジスタ等を用いることができる。

このように、ダミーメモリセルを用いて定電圧電源を構
成することによシ、半導体記憶装置のノソターンレイア
ウトに除し新たに定電圧電源回路の素子をレイアウトす
る必要がなくなると共にワード振幅金必少最少限の適切
な値に設定することが可能に々る。

発明の効果 このように、本発明によれば、非選択ワード線の電位を
基準電源およびクランプ回路により定めるようにしたか
ら、非選択ワード線の電位を安定化しかつばらつきを少
なくすることが可能になると共に、保持電流および放電
電流の電源マージンに余裕を持たせることが可能になシ
非選択メモリセルに書き込み電流が分流する等の不都合
を防止することができる。また、基準電源としてダミー
メモリセルを用いることによりワード振幅を必要最少限
の最適値に設定することが可能になり、保持電流および
放ｔｔ流の電源マージンにさらに余裕を持たせることが
可能になる。

【図面の簡単な説明】

第１図および第２図は従来形の半導体記憶装置の構成を
示すブロック回路図、第３図、第４図および第５図は本
発明の実施例に係わる半導体記憶装置の構成を示すブロ
ック回路図、第６図（ａ）　、　（ｂ）　。 （ｃ）および（ｄ）はスタティック型メモリセルの構成
を示すブロック回路図、そして第７図（ａ）　、　（ｂ
）　、　（ｅ）　。 （ｄ）および←）Ｌダミーセルを用いた基準電源回路の
構成を示すブロック回路図である。 Ｑｌ　、Ｑ２　、・・・、Ｑ６：）ランジスタ、ＩＳＩ
　、　Ｉ８２　。 ・・・、　ＩＳ８　：定電流回路、Ｒ１、Ｒ２、・・・
、Ｒ６：抵抗、Ｄｌ：ダイオード、司、十：高電圧側ワ
ード線、恥−：低電圧側ワード線、ＢＬ、　、ＢＬ　：
ビット線、ＭＣ：　メモリセル、ＩＮＶ：信号反転回路
、ＬＤ：負荷累子。 特許出願人 冨士通株式会社 特γ「出願代理人 弁理士　青　木　朗 弁理士　西　舘　和　之 弁理士　内田幸男 弁理士　山　口　昭　之 嶋１１！を 福２０ 第５図 第６図 （Ｑ）　（ｂ） （ｃ）（ｄ） 手続補正書 昭和５９年１２月２５日 特許庁長官　志　賀　学殿 １、事件の表示 昭和５８年」Ｊ午願　第１８６９３０号２、発明の名称 半導体記憶装置 ３、補正をする者 事件との関係　特許出願人 名称　（ｆｉ２２）富士通株式会社 ４、代理人 ５　補正の対象 ＋１１　明細書の「特許請求の範囲」の欄（２）明細書
の「発明の詳細な説明」の欄６、補正の内容 （１）明細書の「特許請求の範囲」を別紙のとおり補正
する〇 （２）明細書第９＠ｍ５行から同自第１２行に［そして
この目的は、・・・・・・達成される。ｊとあるの會 ｒそしてこの目的は、本発明によれば、複数のメモリセ
ルが接続されたワード線と、選択すべきワード線に選択
電位金与える選択回路と、非選択状態とすべきワードｉ
１ｉ！を所定の非選択電位にクランプするクランプ回路
とを備えてなることを特徴とする半導体記憶装ｒ１ｔｔ
−提供することによ〜て達成される。」 と補正する。 ７、添付曹類の目録 ｉ正特許請求の範囲　１通 ２、特許請求の範囲 非選択状態とすべきワード線を所定の非選択電位にクラ
ンプするクランプ回路と？備えてなることを特徴とする
半導体配憶装置。

Claims (1)

【特許請求の範囲】
1. ワード線に複数のメモリセルが接続され、選択時には該
   ワード線に非選択時と相異なる電圧が印加されてデータ
   の書き込みまたは読み出しが行表われ、かつ基準電源回
   路と該基準電源回路の出力にもとづき非選択時のワード
   線の電圧レベルを所定電圧に固定するクランプ回路とを
   具備する半導体記憶装置。