JPH0318273B2 - - Google Patents
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- JPH0318273B2 JPH0318273B2 JP58186930A JP18693083A JPH0318273B2 JP H0318273 B2 JPH0318273 B2 JP H0318273B2 JP 58186930 A JP58186930 A JP 58186930A JP 18693083 A JP18693083 A JP 18693083A JP H0318273 B2 JPH0318273 B2 JP H0318273B2
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- 230000003068 static effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
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- 230000000694 effects Effects 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
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- 230000000087 stabilizing effect Effects 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
- G11C11/415—Address circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明は、半導体記憶装置に関し、特にワード
線の非選択時の電位を安定化しかつ各ワード線間
の電位のばらつきを少なくした記憶装置に関す
る。
線の非選択時の電位を安定化しかつ各ワード線間
の電位のばらつきを少なくした記憶装置に関す
る。
技術の背景
例えば、バイポーラ型スタテイツクランダムア
クセスメモリにおいては、選択時にはワード線に
高レベル即ち選択レベルの電圧を印加して該ワー
ド線に接続されたメモリセルからのデータ読み出
しあるいは該メモリセルへのデータ書き込みが行
なわれる。これに対して非選択時には、ワード線
に非選択メモリセルのデータの保持に必要なレベ
ル即ち非選択レベルの電圧が印加されて各メモリ
セルのデータの保持が行なわれる。したがつて、
非選択ワード線の電位が不安定となりあるいは各
非選択ワード線間でばらつきを生じると、非選択
メモリセルに書き込み電流が流れたりあるいは非
選択ワード線に保持電流を流すための保持電流源
の電流マージンが少なくなる等の不都合を生ず
る。したがつて、このような不都合を除去し記憶
装置の信頼性を向上させるためには非選択ワード
線の電位を安定化しかつ各ワード線間の電位のば
らつきを小さくすることが必要となる。
クセスメモリにおいては、選択時にはワード線に
高レベル即ち選択レベルの電圧を印加して該ワー
ド線に接続されたメモリセルからのデータ読み出
しあるいは該メモリセルへのデータ書き込みが行
なわれる。これに対して非選択時には、ワード線
に非選択メモリセルのデータの保持に必要なレベ
ル即ち非選択レベルの電圧が印加されて各メモリ
セルのデータの保持が行なわれる。したがつて、
非選択ワード線の電位が不安定となりあるいは各
非選択ワード線間でばらつきを生じると、非選択
メモリセルに書き込み電流が流れたりあるいは非
選択ワード線に保持電流を流すための保持電流源
の電流マージンが少なくなる等の不都合を生ず
る。したがつて、このような不都合を除去し記憶
装置の信頼性を向上させるためには非選択ワード
線の電位を安定化しかつ各ワード線間の電位のば
らつきを小さくすることが必要となる。
従来技術と問題点
第１図は、従来形の半導体記憶装置としてのバ
イポーラ型スタテイツクランダムアクセスメモリ
装置を示す。同図の記憶装置は、高電圧側ワード
線WL＋と低電圧側ワード線WL−の間およびビ
ツト線，BLの間に接続されたメモリセルMC
と、アドレスデコーダを構成するトランジスタＱ
１，Ｑ２、抵抗Ｒ１および定電流回路IS１と、ワ
ードドライバを構成しエミツタが高電圧側ワード
線WL＋に接続されたトランジスタＱ３と、低電
圧側ワード線WL−に接続された定電流回路IS２
およびダイオードＤ１と、ダイオードＤ１のカソ
ードが接続され各ワード線に共通に設けられた定
電流回路IS３と、ビツト線およびBLにそれぞ
れ接続された定電流回路IS４およびIS５とを具備
する。なお、第１図においては、各ワード線WL
＋，WL−、ビツト線，BL、メモリセルMC
等が図面の簡略化のためそれぞれ１つずつしか示
されていないが、実際にはこれらの要素は複数設
けられる。また、低電圧側ワード線WL−に接続
された定電流回路IS２およびダイオードＤ１と、
ビツト線およびBLにそれぞれ接続された定電
流回路IS４およびIS５等もそれぞれ複数ずつ設け
られる。さらに、アドレスデコーダを構成するト
ランジスタＱ１は実際にはワードアドレス信号の
ビツト数に相当する数の並列接続されたトランジ
スタで構成されるが、これは図面の簡略化のため
に１個のトランジスタＱ１で示されている。メモ
リセルMCはフリツプフロツプ回路によつて構成
されるスタテイツク型のメモリセルである。
イポーラ型スタテイツクランダムアクセスメモリ
装置を示す。同図の記憶装置は、高電圧側ワード
線WL＋と低電圧側ワード線WL−の間およびビ
ツト線，BLの間に接続されたメモリセルMC
と、アドレスデコーダを構成するトランジスタＱ
１，Ｑ２、抵抗Ｒ１および定電流回路IS１と、ワ
ードドライバを構成しエミツタが高電圧側ワード
線WL＋に接続されたトランジスタＱ３と、低電
圧側ワード線WL−に接続された定電流回路IS２
およびダイオードＤ１と、ダイオードＤ１のカソ
ードが接続され各ワード線に共通に設けられた定
電流回路IS３と、ビツト線およびBLにそれぞ
れ接続された定電流回路IS４およびIS５とを具備
する。なお、第１図においては、各ワード線WL
＋，WL−、ビツト線，BL、メモリセルMC
等が図面の簡略化のためそれぞれ１つずつしか示
されていないが、実際にはこれらの要素は複数設
けられる。また、低電圧側ワード線WL−に接続
された定電流回路IS２およびダイオードＤ１と、
ビツト線およびBLにそれぞれ接続された定電
流回路IS４およびIS５等もそれぞれ複数ずつ設け
られる。さらに、アドレスデコーダを構成するト
ランジスタＱ１は実際にはワードアドレス信号の
ビツト数に相当する数の並列接続されたトランジ
スタで構成されるが、これは図面の簡略化のため
に１個のトランジスタＱ１で示されている。メモ
リセルMCはフリツプフロツプ回路によつて構成
されるスタテイツク型のメモリセルである。
第１図の半導体記憶装置においては、ワードア
ドレス信号A0が低レベルの時にはトランジスタ
Ｑ１がカツトオフ状態となり、該トランジスタＱ
１のコレクタ電圧は例えば0Vの電源電圧すなわ
ち高レベルとなる。これにより、トランジスタＱ
３のエミツタから高電圧側ワード線WL＋に例え
ば−0.8Vの選択レベルの電圧が印加されてワー
ド線WL＋は選択状態となる。この状態でビツト
線またはBLが図示しない書き込み回路によつ
て低レベルに引き下げられると、メモリセルMC
のフリツプフロツプにデータが書き込まれる。ま
た、この状態でビツト線またはBLの電流また
は電圧を図示しないセンスアンプで検出すること
によりメモリセルMCから記憶データを読み出す
ことができる。また、このような選択状態におい
ては、低電圧側ワード線WL−の電位が他の図示
しない低電圧側ワード線の電位より高くなつてい
るからダイオードＤ１がオンとなり、高電圧側ワ
ード線WL＋、メモリセルMCおよび低電圧側ワ
ード線WL−を流れる放電電流は定電流回路IS２
と共にダイオードＤ１を介して共通の電流回路IS
３に流れ込む。アドレス信号A0が高いレベルの
場合には、トランジスタＱ１がオンとなり、該ト
ランジスタＱ１のコレクタ電位が例えば−1.3V
の低レベルとなる。これにより、トランジスタＱ
３を介して高電圧側ワード線WL＋に例えば−
2.1Vの非選択レベルの電圧が印加されワード線
が非選択状態となる。この状態では高電圧側ワー
ド線WL＋からメモリセルMCおよび低電圧側ワ
ード線WL−を介して定電流回路IS２に保持電流
が流れメモリセルMCの記憶データが保持され
る。この時ダイオードＤ１はカツトオフしてい
る。
ドレス信号A0が低レベルの時にはトランジスタ
Ｑ１がカツトオフ状態となり、該トランジスタＱ
１のコレクタ電圧は例えば0Vの電源電圧すなわ
ち高レベルとなる。これにより、トランジスタＱ
３のエミツタから高電圧側ワード線WL＋に例え
ば−0.8Vの選択レベルの電圧が印加されてワー
ド線WL＋は選択状態となる。この状態でビツト
線またはBLが図示しない書き込み回路によつ
て低レベルに引き下げられると、メモリセルMC
のフリツプフロツプにデータが書き込まれる。ま
た、この状態でビツト線またはBLの電流また
は電圧を図示しないセンスアンプで検出すること
によりメモリセルMCから記憶データを読み出す
ことができる。また、このような選択状態におい
ては、低電圧側ワード線WL−の電位が他の図示
しない低電圧側ワード線の電位より高くなつてい
るからダイオードＤ１がオンとなり、高電圧側ワ
ード線WL＋、メモリセルMCおよび低電圧側ワ
ード線WL−を流れる放電電流は定電流回路IS２
と共にダイオードＤ１を介して共通の電流回路IS
３に流れ込む。アドレス信号A0が高いレベルの
場合には、トランジスタＱ１がオンとなり、該ト
ランジスタＱ１のコレクタ電位が例えば−1.3V
の低レベルとなる。これにより、トランジスタＱ
３を介して高電圧側ワード線WL＋に例えば−
2.1Vの非選択レベルの電圧が印加されワード線
が非選択状態となる。この状態では高電圧側ワー
ド線WL＋からメモリセルMCおよび低電圧側ワ
ード線WL−を介して定電流回路IS２に保持電流
が流れメモリセルMCの記憶データが保持され
る。この時ダイオードＤ１はカツトオフしてい
る。
ところで、第１図の従来形の記憶装置において
は、上述の非選択時における高電圧側ワード線
WL＋の電圧レベル、即ち非選択レベルの電圧が
アドレスデコーダのトランジスタＱ１のコレクタ
電圧によつて定められ、該コレクタ電圧は電源
Vc.c.の電圧から抵抗Ｒ１による電圧降下分だけ低
い電圧となる。ところが、抵抗Ｒ１の値およびト
ランジスタＱ１のコレクタ電流を決める定電流回
路IS１の電流値は半導体記憶装置の製造条件その
他の相違によつて個々の半導体記憶装置ごとに、
あるいは各ワード線ごとにばらつきを生じるた
め、従来形の記憶装置においては、非選択ワード
線の電圧レベルがばらつくという不都合があつ
た。そして、ワード線の非選択レベルの電圧がば
らつくために、ワード線の非選択レベルの電圧と
選択レベルの電圧との電圧差即ちワード振幅が各
ワード間でばらつきを生じ、保持電流源の電流マ
ージンが小さくなり、かつ非選択ワード線の電圧
が高めにばらついた場合には選択ワード線に接続
されたメモリセルに供給される書き込み電流が非
選択ワード線に接続されたメモリセル即ち非選択
メモリセルに分流するという不都合を生じてい
た。
は、上述の非選択時における高電圧側ワード線
WL＋の電圧レベル、即ち非選択レベルの電圧が
アドレスデコーダのトランジスタＱ１のコレクタ
電圧によつて定められ、該コレクタ電圧は電源
Vc.c.の電圧から抵抗Ｒ１による電圧降下分だけ低
い電圧となる。ところが、抵抗Ｒ１の値およびト
ランジスタＱ１のコレクタ電流を決める定電流回
路IS１の電流値は半導体記憶装置の製造条件その
他の相違によつて個々の半導体記憶装置ごとに、
あるいは各ワード線ごとにばらつきを生じるた
め、従来形の記憶装置においては、非選択ワード
線の電圧レベルがばらつくという不都合があつ
た。そして、ワード線の非選択レベルの電圧がば
らつくために、ワード線の非選択レベルの電圧と
選択レベルの電圧との電圧差即ちワード振幅が各
ワード間でばらつきを生じ、保持電流源の電流マ
ージンが小さくなり、かつ非選択ワード線の電圧
が高めにばらついた場合には選択ワード線に接続
されたメモリセルに供給される書き込み電流が非
選択ワード線に接続されたメモリセル即ち非選択
メモリセルに分流するという不都合を生じてい
た。
第２図は、従来形の半導体記憶装置の他の例を
示す。同図の記憶装置は、第１図の記憶装置にお
けるワードドライバ用トランジスタＱ３をダーリ
ントン接続されたトランジスタＱ４，Ｑ５および
トランジスタＱ５のベースエミツタ間に接続され
た抵抗Ｒ２によつて置き換えたものである。その
他の部分は第１図のものと同じであり同一参照符
号で示されている。
示す。同図の記憶装置は、第１図の記憶装置にお
けるワードドライバ用トランジスタＱ３をダーリ
ントン接続されたトランジスタＱ４，Ｑ５および
トランジスタＱ５のベースエミツタ間に接続され
た抵抗Ｒ２によつて置き換えたものである。その
他の部分は第１図のものと同じであり同一参照符
号で示されている。
第２図の回路においては、ワードドライブ用ト
ランジスタをトランジスタＱ４，Ｑ５によるダー
リントントランジスタで構成したため、特に選択
時に高電圧側ワード線WL＋に急速に大電流を流
すことが可能になり、記憶装置のアクセスタイム
を早くすることが可能になる。また、特に同時に
複数ビツトのメモリセルのアクセスが可能な多ビ
ツト構成の記憶装置においては、低電圧側ワード
線WL−からダイオードＤ１を介して定電流回路
IS３に流れ込むワード線放電電流、およびビツト
線またはBLから定電流回路IS４またはIS５に
流れ込む書き込み電流が大きくなるため、ワード
ドライバ回路をダーリントントランジスタで構成
することによつて得られる効果が大きくなる。
ランジスタをトランジスタＱ４，Ｑ５によるダー
リントントランジスタで構成したため、特に選択
時に高電圧側ワード線WL＋に急速に大電流を流
すことが可能になり、記憶装置のアクセスタイム
を早くすることが可能になる。また、特に同時に
複数ビツトのメモリセルのアクセスが可能な多ビ
ツト構成の記憶装置においては、低電圧側ワード
線WL−からダイオードＤ１を介して定電流回路
IS３に流れ込むワード線放電電流、およびビツト
線またはBLから定電流回路IS４またはIS５に
流れ込む書き込み電流が大きくなるため、ワード
ドライバ回路をダーリントントランジスタで構成
することによつて得られる効果が大きくなる。
ところが、第２図の記憶装置においては、ワー
ド線の非選択時に高電圧側ワード線WL＋に流れ
る電流は、該高電圧側ワード線WL＋からメモリ
セルMCおよび低電圧側ワード線WL−を介して
定電流回路IS２に流れ込む保持電流のみとなり極
めて少なくなる。そのため、ワードドライバ用の
トランジスタ、特にトランジスタＱ４のベース電
流が非常に少なくなり、該トランジスタＱ４のベ
ース・エミツタ間電圧が不安定となるため高電圧
側ワード線WL＋等のワード線の電位が不安定と
なり、保持電流即ち定電流回路IS２の電源マージ
ンが少なくなり、かつ書き込み電流が非選択メモ
リセルに分流する等の不都合があつた。
ド線の非選択時に高電圧側ワード線WL＋に流れ
る電流は、該高電圧側ワード線WL＋からメモリ
セルMCおよび低電圧側ワード線WL−を介して
定電流回路IS２に流れ込む保持電流のみとなり極
めて少なくなる。そのため、ワードドライバ用の
トランジスタ、特にトランジスタＱ４のベース電
流が非常に少なくなり、該トランジスタＱ４のベ
ース・エミツタ間電圧が不安定となるため高電圧
側ワード線WL＋等のワード線の電位が不安定と
なり、保持電流即ち定電流回路IS２の電源マージ
ンが少なくなり、かつ書き込み電流が非選択メモ
リセルに分流する等の不都合があつた。
発明の目的
本発明の目的は、前述の従来形における問題点
に鑑み、半導体記憶装置において、非選択ワード
線の電位を基準電圧源等によつてクランプすると
いう構想に基づき、非選択ワード線の電位を安定
化しかつ該電位のばらつきを少なくすることによ
り、保持電流源の電源マージンを増大させ、書き
込み電流が非選択メモリセルに分流することを防
止することにある。
に鑑み、半導体記憶装置において、非選択ワード
線の電位を基準電圧源等によつてクランプすると
いう構想に基づき、非選択ワード線の電位を安定
化しかつ該電位のばらつきを少なくすることによ
り、保持電流源の電源マージンを増大させ、書き
込み電流が非選択メモリセルに分流することを防
止することにある。
発明の構成
そしてこの目的は、本発明によれば、複数のメ
モリセルが接続されたワード線と、選択すべきワ
ード線に選択電位を与える選択回路と、非選択状
態とすべきワード線を所定の非選択電位にクラン
プするクランプ回路とを備えてなることを特徴と
する半導体記憶装置を提供することによつて達成
される。
モリセルが接続されたワード線と、選択すべきワ
ード線に選択電位を与える選択回路と、非選択状
態とすべきワード線を所定の非選択電位にクラン
プするクランプ回路とを備えてなることを特徴と
する半導体記憶装置を提供することによつて達成
される。
発明の実施例
以下、図面により本発明の実施例を説明する。
第３図は、本発明の１実施例に係わる半導体記憶
装置の構成を示す。同図の記憶装置は、第１図の
記憶装置における各ワード線ごとにクランプ用ト
ランジスタＱ６を設けたものである。該トランジ
スタのエミツタは高電圧側ワード線WL＋に接続
され、コレクタは例えば電源Vc.c.に接続され、ベ
ースには各ワード線に共通の基準電圧VR2が印加
されている。その他の部分の構成は第１図の記憶
装置と同じであり、同一部分には同一参照符号が
付されている。
第３図は、本発明の１実施例に係わる半導体記憶
装置の構成を示す。同図の記憶装置は、第１図の
記憶装置における各ワード線ごとにクランプ用ト
ランジスタＱ６を設けたものである。該トランジ
スタのエミツタは高電圧側ワード線WL＋に接続
され、コレクタは例えば電源Vc.c.に接続され、ベ
ースには各ワード線に共通の基準電圧VR2が印加
されている。その他の部分の構成は第１図の記憶
装置と同じであり、同一部分には同一参照符号が
付されている。
第３図の記憶装置においては、基準電圧VR2の
の値がアドレスデコーダ出力の低レベルの電圧よ
りもやや高めに設定されている。例えば、アドレ
スデコーダ出力、即ちトランジスタＱ１のコレク
タの低レベルの電圧が第１図の回路と同様に−
1.3Vであるものとすると、基準電圧VR2の値は例
えば−1.0Vとされる。これにより、ワード線が
非選択の場合には、アドレスデコーダの出力電圧
即ちワードドライバ用トランジスタＱ３のベース
電圧は−1.3Vとなり、かつランプ用トランジス
タ間Ｑ６のベース電圧が−1.0Vとなるから、高
電圧側ワード線WL＋は基準電圧VR2とトランジ
スタＱ６のベースエミツタ間電圧によつて定めら
れる例えば−1.8Vの電圧にクランプされる。こ
の時、トランジスタＱ３はほぼカツトオフ状態と
なるからアドレスデコーダの出力電圧が高電圧側
ワード線WL＋の電位に影響を与えることはな
い。なお、ワード線の選択時には、高電圧側ワー
ド線WL＋の電圧はアドレスデコーダの出力の高
いレベルの電圧0Vおよびワードドライブ用トラ
ンジスタＱ３のベースエミツタ間電圧によつて定
められ、例えば−0.8Vとなることは第１図の回
路の場合と同じである。
の値がアドレスデコーダ出力の低レベルの電圧よ
りもやや高めに設定されている。例えば、アドレ
スデコーダ出力、即ちトランジスタＱ１のコレク
タの低レベルの電圧が第１図の回路と同様に−
1.3Vであるものとすると、基準電圧VR2の値は例
えば−1.0Vとされる。これにより、ワード線が
非選択の場合には、アドレスデコーダの出力電圧
即ちワードドライバ用トランジスタＱ３のベース
電圧は−1.3Vとなり、かつランプ用トランジス
タ間Ｑ６のベース電圧が−1.0Vとなるから、高
電圧側ワード線WL＋は基準電圧VR2とトランジ
スタＱ６のベースエミツタ間電圧によつて定めら
れる例えば−1.8Vの電圧にクランプされる。こ
の時、トランジスタＱ３はほぼカツトオフ状態と
なるからアドレスデコーダの出力電圧が高電圧側
ワード線WL＋の電位に影響を与えることはな
い。なお、ワード線の選択時には、高電圧側ワー
ド線WL＋の電圧はアドレスデコーダの出力の高
いレベルの電圧0Vおよびワードドライブ用トラ
ンジスタＱ３のベースエミツタ間電圧によつて定
められ、例えば−0.8Vとなることは第１図の回
路の場合と同じである。
第３図の記憶装置においては、非選択時におけ
る高電圧側ワード線WL＋の電圧がクランプ用ト
ランジスタＱ６および基準電圧VR2によつて定め
られるため、デコーダ回路の部品の定数のばらつ
き等によつてワード線の非選択レベルの電位が影
響を受けることがなくなり、保持電流源即ち定電
流回路IS２の電源マージンの減少および非選択ワ
ード線への書き込み電流への分流等が防止され
る。
る高電圧側ワード線WL＋の電圧がクランプ用ト
ランジスタＱ６および基準電圧VR2によつて定め
られるため、デコーダ回路の部品の定数のばらつ
き等によつてワード線の非選択レベルの電位が影
響を受けることがなくなり、保持電流源即ち定電
流回路IS２の電源マージンの減少および非選択ワ
ード線への書き込み電流への分流等が防止され
る。
第４図は、本発明の他の実施例に係わる半導体
記憶装置の構成を示す。同図の記憶装置は、第３
図の記憶装置におけるワードドライバ用トランジ
スタＱ３の前段の回路をCMOS回路によつて構
成したものである。第４図においては、この
CMOS回路の１例としてトランジスタＱ７およ
びＱ８からなるCMOSインバータが示されてい
るが、実際にはCMOS回路によるアドレスデコ
ーダが用いられる。
記憶装置の構成を示す。同図の記憶装置は、第３
図の記憶装置におけるワードドライバ用トランジ
スタＱ３の前段の回路をCMOS回路によつて構
成したものである。第４図においては、この
CMOS回路の１例としてトランジスタＱ７およ
びＱ８からなるCMOSインバータが示されてい
るが、実際にはCMOS回路によるアドレスデコ
ーダが用いられる。
第４図の回路においては、トランジスタＱ７お
よびＱ８からなるCMOSインバータの出力は高
レベルがほぼ電源Vc.c.の電位となり、低レベルが
電源VSSのレベルとなる。したがつて、非選択状
態においては、高電圧側ワード線WL＋の電位を
クランプ用トランジスタＱ６によつて所定の選択
レベルにクランプする必要がある。これによつ
て、非選択時における高電圧側ワード線WL＋の
電位が低くなりすぎることが防止され、非選択メ
モリセルのデータを適切に保持することが可能に
なる。そして、第４図の回路においては、ワード
ドライバ用トランジスタＱ３より前段の回路等を
CMOS回路によつて構成することができるから
メモリチツプあたりの消費電力を低減することが
可能になる。
よびＱ８からなるCMOSインバータの出力は高
レベルがほぼ電源Vc.c.の電位となり、低レベルが
電源VSSのレベルとなる。したがつて、非選択状
態においては、高電圧側ワード線WL＋の電位を
クランプ用トランジスタＱ６によつて所定の選択
レベルにクランプする必要がある。これによつ
て、非選択時における高電圧側ワード線WL＋の
電位が低くなりすぎることが防止され、非選択メ
モリセルのデータを適切に保持することが可能に
なる。そして、第４図の回路においては、ワード
ドライバ用トランジスタＱ３より前段の回路等を
CMOS回路によつて構成することができるから
メモリチツプあたりの消費電力を低減することが
可能になる。
第５図は、本発明の更に他の実施例に係わる半
導体記憶装置を示す。同図の記憶装置は、第２図
の従来形の記憶装置におけるワードドライブ回路
の抵抗Ｒ２を除去しトランジスタＱ５のベースに
抵抗Ｒ３を介して基準電源VR3を印加したもので
ある。その他の部分は第２図の回路と同じであ
り、同一部分には同一参照符号が付されている。
導体記憶装置を示す。同図の記憶装置は、第２図
の従来形の記憶装置におけるワードドライブ回路
の抵抗Ｒ２を除去しトランジスタＱ５のベースに
抵抗Ｒ３を介して基準電源VR3を印加したもので
ある。その他の部分は第２図の回路と同じであ
り、同一部分には同一参照符号が付されている。
第５図の回路においては、前述の第３図または
第４図の回路に用いられているようなランプ用ト
ランジスタＱ６と同様の働きをワードドライブ回
路のダーリントン接続されたトランジスタの１つ
Ｑ５によつて行なわれしめている。即ち、非選択
時には、高電圧側ワード線WL＋の電位が抵抗Ｒ
３およびトランジスタＱ５を介して基準電源VR3
により決定される。このような構成により、前述
の各実施例と同様に非選択時におけるワー線電位
を安定化することが可能になる。なお、基準電源
VR3としては通常定電圧源が用いられるが、これ
を定電流源とした場合にも各々の非選択ワード線
電位のばらつきを少なくすることができる。ま
た、第５図の回路においては、ワード線が選択時
から非選択時に移行する場合に、基準電源VR3と
抵抗Ｒ３によつてトランジスタＱ５のベース電圧
が急速に引き下げられるためワード線電位の立ち
下がりを早くすることも可能になる。
第４図の回路に用いられているようなランプ用ト
ランジスタＱ６と同様の働きをワードドライブ回
路のダーリントン接続されたトランジスタの１つ
Ｑ５によつて行なわれしめている。即ち、非選択
時には、高電圧側ワード線WL＋の電位が抵抗Ｒ
３およびトランジスタＱ５を介して基準電源VR3
により決定される。このような構成により、前述
の各実施例と同様に非選択時におけるワー線電位
を安定化することが可能になる。なお、基準電源
VR3としては通常定電圧源が用いられるが、これ
を定電流源とした場合にも各々の非選択ワード線
電位のばらつきを少なくすることができる。ま
た、第５図の回路においては、ワード線が選択時
から非選択時に移行する場合に、基準電源VR3と
抵抗Ｒ３によつてトランジスタＱ５のベース電圧
が急速に引き下げられるためワード線電位の立ち
下がりを早くすることも可能になる。
なお、ワードドライブ回路にダーリントントラ
ンジスタを用いた第２図に示すような半導体記憶
装置に第３図の回路におけるクランプ用トランジ
スタＱ６を付加することも可能である。
ンジスタを用いた第２図に示すような半導体記憶
装置に第３図の回路におけるクランプ用トランジ
スタＱ６を付加することも可能である。
上述の各実施例における定電圧電源VR2および
VR3等としてはメモリセルMCと同じ回路を用い
て構成されたダミーセルによつて構成すると好都
合である。第６図ａは、一般的なスタテイツク型
メモリセルの構成を示す。同図に示すように、ス
タテイツク型メモリセルは、２つの同じ信号反転
回路INVを交差結合することによつて構成され
たフリップフロツプ回路を具備する。
VR3等としてはメモリセルMCと同じ回路を用い
て構成されたダミーセルによつて構成すると好都
合である。第６図ａは、一般的なスタテイツク型
メモリセルの構成を示す。同図に示すように、ス
タテイツク型メモリセルは、２つの同じ信号反転
回路INVを交差結合することによつて構成され
たフリップフロツプ回路を具備する。
第６図ｂ，ｃおよびｄは、それぞれスタテイツ
ク型メモリセルの具体的な回路を示す。第６図ｂ
においては信号反転回路が１個のマルチエミツタ
トランジスタとダイオードと抵抗によつて構成さ
れており、各信号反転回路のマルチエミツタトラ
ンジスタのベースＢおよびコレクタＣは他の信号
反転回路のマルチエミツタトランジスタのコレク
タＣおよびベースＢと交差結合されている。各マ
ルチエミツタトランジスタの11つのエミツタは共
に低電圧側ワード線WL−を介して保持電流源に
接続され（端子Ｈ）、他のエミツタはそれぞれ信
号書き込み用または読み出し用の端子Ｓとしてそ
れぞれビツト線およびBLに接続されている。
また各ダイオードのアノードは共通接続され各マ
ルチエミツタトランジスタのベースに接続された
抵抗の一端と共に端子Ｗを介して高電圧側ワード
線WL＋に接続されている。第６図ｃに示すメモ
リセルは、I2L型のメモリセルであつて、各信号
反転回路がマルチエミツタトランジスタとPNP
型トランジスタとによつて構成されている。ま
た、第６図ｄに示すメモリセルは、いわゆる
PNPN型メモリセルであつて各信号反転回路は
第６図ｃに示すメモリセルと同様に１個のマルチ
エミツタトランジスタと１個のPNP型トランジ
スタとによつて構成されているが各トランジスタ
の接続が異なつている。
ク型メモリセルの具体的な回路を示す。第６図ｂ
においては信号反転回路が１個のマルチエミツタ
トランジスタとダイオードと抵抗によつて構成さ
れており、各信号反転回路のマルチエミツタトラ
ンジスタのベースＢおよびコレクタＣは他の信号
反転回路のマルチエミツタトランジスタのコレク
タＣおよびベースＢと交差結合されている。各マ
ルチエミツタトランジスタの11つのエミツタは共
に低電圧側ワード線WL−を介して保持電流源に
接続され（端子Ｈ）、他のエミツタはそれぞれ信
号書き込み用または読み出し用の端子Ｓとしてそ
れぞれビツト線およびBLに接続されている。
また各ダイオードのアノードは共通接続され各マ
ルチエミツタトランジスタのベースに接続された
抵抗の一端と共に端子Ｗを介して高電圧側ワード
線WL＋に接続されている。第６図ｃに示すメモ
リセルは、I2L型のメモリセルであつて、各信号
反転回路がマルチエミツタトランジスタとPNP
型トランジスタとによつて構成されている。ま
た、第６図ｄに示すメモリセルは、いわゆる
PNPN型メモリセルであつて各信号反転回路は
第６図ｃに示すメモリセルと同様に１個のマルチ
エミツタトランジスタと１個のPNP型トランジ
スタとによつて構成されているが各トランジスタ
の接続が異なつている。
ところで、上述ようなメモリセルを用いたメモ
リ装置においては、高電圧側ワード線の選択レベ
ルの電圧と非選択レベルの電圧との差即ちワード
振幅の大きさを適切に選択する必要がある。ワー
ド振幅は、前述の各実施例においては電源Vc.c.と
基準電圧VR2またはVR3との電圧差に等しくなる
ためこれらの基準電圧VR2およびVR3の値を適切
な値に選択する必要がある。本発明においては、
このような各基準電圧を発生するための基準電源
を上述の各メモリセルと同じ回路を有するダミー
メモリセルを用いて構成している。即ち、例え
ば、第６図ｂのメモリセルにおいて各マルチエミ
ツタトランジスタのベース電圧の高レベル時の値
VHと低レベル時の値VLとの差電圧VFは、オン状
態のマルチエミツタトランジスタのコレクタに接
続されているダイオードの両端電圧即ち点Ｃと点
Ｗの間の電圧に等しくなることを利用して基準電
圧を作成する。前述のワード振幅の大きさは、書
き込み時に非選択メモリセルに書き込み電流が流
れないことを条件として必要最少限の値に定める
必要があるが、該ワード振幅の値を少なくとも前
述のメモリセルの各ベース間の電圧差VFより大
きい値に設定しておけばよいことは明らかである
から、基準電圧VR2またはVR3としては電源Vc.c.か
ら前述の差電圧VFの値よりも大きく降下した電
圧とすればよいことがわかる。
リ装置においては、高電圧側ワード線の選択レベ
ルの電圧と非選択レベルの電圧との差即ちワード
振幅の大きさを適切に選択する必要がある。ワー
ド振幅は、前述の各実施例においては電源Vc.c.と
基準電圧VR2またはVR3との電圧差に等しくなる
ためこれらの基準電圧VR2およびVR3の値を適切
な値に選択する必要がある。本発明においては、
このような各基準電圧を発生するための基準電源
を上述の各メモリセルと同じ回路を有するダミー
メモリセルを用いて構成している。即ち、例え
ば、第６図ｂのメモリセルにおいて各マルチエミ
ツタトランジスタのベース電圧の高レベル時の値
VHと低レベル時の値VLとの差電圧VFは、オン状
態のマルチエミツタトランジスタのコレクタに接
続されているダイオードの両端電圧即ち点Ｃと点
Ｗの間の電圧に等しくなることを利用して基準電
圧を作成する。前述のワード振幅の大きさは、書
き込み時に非選択メモリセルに書き込み電流が流
れないことを条件として必要最少限の値に定める
必要があるが、該ワード振幅の値を少なくとも前
述のメモリセルの各ベース間の電圧差VFより大
きい値に設定しておけばよいことは明らかである
から、基準電圧VR2またはVR3としては電源Vc.c.か
ら前述の差電圧VFの値よりも大きく降下した電
圧とすればよいことがわかる。
第７図ａないしｅは、このような考え方に基づ
いて案出された基準電圧発生回路を示す。第７図
ａは、１つの信号反転回路INVの端子Ｗおよび
端子Ｃの間の電圧VFと抵抗Ｒ４による電圧降下
分の和の電圧だけVc.c.より低い出力電圧OUTを
発生するようにしたものである。この場合、抵抗
Ｒ４の値と定電流回路IS６の電流によつて定めら
れる電圧はワード振幅を前述の差電圧VFよりも
大きくするために付加された電圧分である。第７
図ｂは、第７図ａの信号反転回路INVにおける
端子Ｓにさらに定電流回路IS７を接続したもので
ある。この場合、端子Ｈに接続された定電流回路
IS６は保持電流相当分の電流を流し端子Ｓに接続
された定電流回路IS７は読み出し電流相当分の電
流を流すものである。第７図ｃは、第７図ａに示
す回路をPNPN型メモリセルと同様の回路で具
体化した回路例を示す。第７図ｄは、２個の信号
反転回路INVを用い実際のメモリセルと同じ回
路を有するダミーセルによつて構成した定電圧源
回路を示すものである。また、第７図ｅは、メモ
リセルと同じ回路と用いる代りに、メモリセルの
中でコレクタ電位を定める負荷素子LDだけを用
いて構成したものであり、負荷素子LDとしては、
同図に示すように通常のダイオード、シヨツトキ
バリアダイオード、あるいはPNP型トランジス
タ等を用いることができる。
いて案出された基準電圧発生回路を示す。第７図
ａは、１つの信号反転回路INVの端子Ｗおよび
端子Ｃの間の電圧VFと抵抗Ｒ４による電圧降下
分の和の電圧だけVc.c.より低い出力電圧OUTを
発生するようにしたものである。この場合、抵抗
Ｒ４の値と定電流回路IS６の電流によつて定めら
れる電圧はワード振幅を前述の差電圧VFよりも
大きくするために付加された電圧分である。第７
図ｂは、第７図ａの信号反転回路INVにおける
端子Ｓにさらに定電流回路IS７を接続したもので
ある。この場合、端子Ｈに接続された定電流回路
IS６は保持電流相当分の電流を流し端子Ｓに接続
された定電流回路IS７は読み出し電流相当分の電
流を流すものである。第７図ｃは、第７図ａに示
す回路をPNPN型メモリセルと同様の回路で具
体化した回路例を示す。第７図ｄは、２個の信号
反転回路INVを用い実際のメモリセルと同じ回
路を有するダミーセルによつて構成した定電圧源
回路を示すものである。また、第７図ｅは、メモ
リセルと同じ回路と用いる代りに、メモリセルの
中でコレクタ電位を定める負荷素子LDだけを用
いて構成したものであり、負荷素子LDとしては、
同図に示すように通常のダイオード、シヨツトキ
バリアダイオード、あるいはPNP型トランジス
タ等を用いることができる。
このように、ダミーメモリセルを用いて定電圧
電源を構成することにより、半導体記憶装置のパ
ターンレイアウトに際し新たに定電圧電源回路の
素子をレイアウトする必要がなくなると共にワー
ド振幅を必要最少限の適切な値に設定することが
可能になる。
電源を構成することにより、半導体記憶装置のパ
ターンレイアウトに際し新たに定電圧電源回路の
素子をレイアウトする必要がなくなると共にワー
ド振幅を必要最少限の適切な値に設定することが
可能になる。
発明の効果
このように、本発明によれば、非選択ワード線
の電位を基準電源およびクランプ回路により定め
るようにしたから、非選択ワード線の電位を安定
化しかつばらつきを少なくすることが可能になる
と共に、保持電流および放電電流の電源マージン
に余裕を持たせることが可能になり非選択メモリ
セルに書き込み電流が分流する等の不都合を防止
することができる。また、基準電源としてダミー
メモリセルを用いることによりワード振幅を必要
最少限の最適値に設定することが可能になり、保
持電流および放電電流の電源マージンにさらに余
裕を持たせることが可能になる。
の電位を基準電源およびクランプ回路により定め
るようにしたから、非選択ワード線の電位を安定
化しかつばらつきを少なくすることが可能になる
と共に、保持電流および放電電流の電源マージン
に余裕を持たせることが可能になり非選択メモリ
セルに書き込み電流が分流する等の不都合を防止
することができる。また、基準電源としてダミー
メモリセルを用いることによりワード振幅を必要
最少限の最適値に設定することが可能になり、保
持電流および放電電流の電源マージンにさらに余
裕を持たせることが可能になる。
第１図および第２図は従来形の半導体記憶装置
の構成を示すブロツク回路図、第３図、第４図お
よび第５図は本発明の実施例に係わる半導体記憶
装置の構成を示すブロツク回路図、第６図ａ，
ｂ，ｃおよびｄはスタテイツク型メモリセルの構
成を示すブロツク回路図、そして第７図ａ，ｂ，
ｃ，ｄおよびｅはダミーセルを用いた基準電源回
路の構成を示すブロツク回路図である。 Ｑ１，Ｑ２，…，Ｑ６…トランジスタ、IS１，
IS２，…，IS８…定電流回路、Ｒ１，Ｒ２，…，
Ｒ６…抵抗、Ｄ１…ダイオード、WL＋…高電圧
側ワード線、WL−…低電圧側ワード線、，
BL…ビツト線、MC…メモリセル、INV…信号
反転回路、LD…負荷素子。
の構成を示すブロツク回路図、第３図、第４図お
よび第５図は本発明の実施例に係わる半導体記憶
装置の構成を示すブロツク回路図、第６図ａ，
ｂ，ｃおよびｄはスタテイツク型メモリセルの構
成を示すブロツク回路図、そして第７図ａ，ｂ，
ｃ，ｄおよびｅはダミーセルを用いた基準電源回
路の構成を示すブロツク回路図である。 Ｑ１，Ｑ２，…，Ｑ６…トランジスタ、IS１，
IS２，…，IS８…定電流回路、Ｒ１，Ｒ２，…，
Ｒ６…抵抗、Ｄ１…ダイオード、WL＋…高電圧
側ワード線、WL−…低電圧側ワード線、，
BL…ビツト線、MC…メモリセル、INV…信号
反転回路、LD…負荷素子。
Claims (1)
- 【特許請求の範囲】 １ 複数のメモリセルが接続されたワード線と、 該ワード線に互いのエミツタが接続され、高電
位電源に互いのコレクタが接続されたワード線選
択用トランジスタ及びワード線非選択用トランジ
スタと、 該ワード線選択用トランジスタのベースに接続
された選択回路と、該ワード線非選択用トランジ
スタのベースに接続された基準電源とを有し、 該ワード線選択時には、該選択回路によつて該
ワード線選択用トランジスタをオンさせる電位を
与えて該ワード線を選択電位にし、 該ワード線非選択時には、該基準電源によつて
該ワード線非選択用トランジスタをオンさせる電
位を与えて該ワード線を非選択電位にすることを
特徴とする半導体記憶装置。 ２ 前記ワード線選択用トランジスタが、同型の
トランジスタにより複数段ダーリントン接続され
ていることを特徴とする特許請求の範囲第１項記
載の半導体記憶装置。 ３ 複数のメモリセルが接続されたワード線と、 該ワード線に選択電位を与える選択回路と、 初段のベースが該選択回路に接続され、最終段
のベースが前段のエミツタに接続されると共に抵
抗を介して基準電源に接続され、それぞれのコレ
クタが高電位電源に接続された複数段のダーリン
トン接続されたエミツタフオロアトランジスタと
を有し、 該ワード線選択時には、該選択回路によつて該
複数段のダーリントン接続されたエミツタフオロ
アトランジスタをオンさせる電位を与えて該ワー
ド線を選択電位にし、 該ワード線非選択時には、該基準電源によつて
最終段より前のエミツタフオロアトランジスタを
オフさせ、最終段のエミツタフオロアトランジス
タをオンさせる電位を与えて該ワード線を非選択
電位にすることを特徴とする半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58186930A JPS6080195A (ja) | 1983-10-07 | 1983-10-07 | 半導体記憶装置 |
| KR1019840006139A KR900001596B1 (ko) | 1983-10-07 | 1984-10-04 | 반도체 기억장치 |
| EP84401997A EP0140768A3 (en) | 1983-10-07 | 1984-10-05 | A semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58186930A JPS6080195A (ja) | 1983-10-07 | 1983-10-07 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6080195A JPS6080195A (ja) | 1985-05-08 |
| JPH0318273B2 true JPH0318273B2 (ja) | 1991-03-12 |
Family
ID=16197199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58186930A Granted JPS6080195A (ja) | 1983-10-07 | 1983-10-07 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0140768A3 (ja) |
| JP (1) | JPS6080195A (ja) |
| KR (1) | KR900001596B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE60224406T2 (de) | 2001-08-08 | 2008-12-24 | Nxp B.V. | Direktzugriffspeicheranordnungen mit einem diodenpuffer |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5450243A (en) * | 1977-09-08 | 1979-04-20 | Siemens Ag | Bipolar memory writing and reading controller |
| JPS54106137A (en) * | 1978-02-08 | 1979-08-20 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor memory device |
| JPS5938994A (ja) * | 1982-08-27 | 1984-03-03 | Hitachi Ltd | 半導体メモリ駆動回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2443118A1 (fr) * | 1978-11-30 | 1980-06-27 | Ibm France | Dispositif pour l'alimentation des memoires monolithiques |
| JPS5833634B2 (ja) * | 1979-02-28 | 1983-07-21 | 富士通株式会社 | メモリセルアレイの駆動方式 |
| US4301383A (en) * | 1979-10-05 | 1981-11-17 | Harris Corporation | Complementary IGFET buffer with improved bipolar output |
| EP0048782B1 (fr) * | 1980-09-26 | 1985-05-02 | International Business Machines Corporation | Circuit de décodage et de sélection pour une mémoire monolithique |
-
1983
- 1983-10-07 JP JP58186930A patent/JPS6080195A/ja active Granted
-
1984
- 1984-10-04 KR KR1019840006139A patent/KR900001596B1/ko not_active IP Right Cessation
- 1984-10-05 EP EP84401997A patent/EP0140768A3/en not_active Withdrawn
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5450243A (en) * | 1977-09-08 | 1979-04-20 | Siemens Ag | Bipolar memory writing and reading controller |
| JPS54106137A (en) * | 1978-02-08 | 1979-08-20 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor memory device |
| JPS5938994A (ja) * | 1982-08-27 | 1984-03-03 | Hitachi Ltd | 半導体メモリ駆動回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR900001596B1 (ko) | 1990-03-15 |
| JPS6080195A (ja) | 1985-05-08 |
| EP0140768A3 (en) | 1987-12-16 |
| EP0140768A2 (en) | 1985-05-08 |
| KR850003463A (ko) | 1985-06-17 |
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