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Die
vorliegende Erfindung betrifft Direktzugriffsspeicher-(RAM-)Anordnungen,
und insbesondere, eine RAM-Anordnung, welche Auswahlpuffer zum Auslesen
beinhaltet.
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Im
Allgemeinen umfasst eine RAM-Anordnung eine große Anzahl an RAM-Zellen, von denen jede
eine Art bistabiler Kippschaltung aufweist, welche mehrere Transistoren
pro zu speicherndem Bit verwendet. Gewöhnlich umfasst eine RAM-Zelle
ein Paar Treibertransistoren, welche miteinander verschränkt gekoppelt
sind, ein Paar Lastwiderstände oder
Lasttransistoren und ein Paar Transfertransistoren, welche mit einer
Wortleitung (im hier Folgenden als Auswahlleitung bezeichnet) und
mit einem Paar Bitleitungen verbunden sind. In einer derartigen RAM-Zelle
ist nur einer der Treibertransistoren eingeschaltet, um Speicherdaten "1" oder "0" zu
entsprechen.
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Um
die RAM-Zelle zu lesen, werden die Transfertransistoren durch Ändern des
Potentials der Auswahlleitung eingeschaltet, und die Daten auf dem Treibertransistor
werden an die Bitleitungen übertragen.
Andererseits wird Schreiben ebenfalls durch Einschalten der Transfertransistoren
erreicht, und danach durch Anlegen der geeigneten Spannung an die
Bitleitungen.
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Konventionelle
RAM-Anordnungen eines statischen MOS-Typs beinhalten eine große Anzahl derartiger
Speicherzellen, welche entlang von Reihen und Spalten angeordnet
sind, welche zueinander orthogonal sind. Zusätzlich umfasst die RAM-Anordnung
mehrere Auswahlleitungen, von denen jede mit den RAM-Zellen verbunden
ist, welche zu einer entsprechenden Reihe gehören, mehrere Paare Bitleitungen,
von denen jedes Paar mit den RAM-Zellen verbunden ist, welche zu
einer entsprechenden Spalte gehören,
und mehrere Paare Bittreiber, wobei jedes Paar mit einem entsprechenden
Paar der Bitleitungen verbunden ist. In diesem Fall wird die Auswahl
einer Zelle unter den Speicherzellen durch Auswählen einer der Auswahlleitungen
und eines Paares der Bitleitungen bewirkt.
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In
den oben erwähnten
konventionellen Anordnungen werden, wenn eine RAM-Zelle ausgewählt wird,
um so die in der Zelle gespeicherten Daten zu lesen, Transfertransistoren
anderer nicht ausgewählter
RAM-Zellen, welche zu derselben Auswahlleitung der ausgewählten RAM-Zelle
gehören, ebenfalls
eingeschaltet, sodass Ströme
aus einer Stromversorgung, durch die nicht ausgewählten RAM-Zellen,
zu einer anderen Stromversorgung (Masse) fließen. Daher ist, da eine große Anzahl
an nicht ausgewählten
RAM-Zellen mit einer Auswahlleitung verbunden ist, die Verlustleistung
hoch.
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Beim
Gestalten von RAM-Anordnungen besteht ein starkes Interesse, diese
so kompakt wie möglich
zu halten. Ein wichtiges Thema ist das Teilen oder Aufteilen des
RAM in unterschiedliche Blöcke. Ein
limitierender Faktor der RAM-Blockgröße ist der Ausgabebus. Das
ist, zum Beispiel, der Fall für
Flüssigkristallanzeige-(LCD-)RAM-Anordnungen, in welchen
der Ausleseport einen breiten Bus verwendet. Für einen Multiple-Row-Addressing-(MRA-)RAM
ist das ein wesentliches Thema, da für jede Spalte mehrere Pixel
(Reihen) zugleich ausgelesen werden müssen. Z. B. müssten, für 128 Spalten
und einen MRA-Modus von 8, 1024 Bits auf einmal ausgelesen werden.
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Präziser gesagt
ist die Limitierung tatsächlich
im Auslesen der RAM-Anordnung begründet. Auslesen von 1024 Bits
zugleich, durch Kurzschließen
von 1024 Ausgangsbitleitungen an Masse (schlimmster Fall, in welchem
alle RAM-Zellen den Wert "0" aufweisen), führt zu einem
bedeutenden Entladestrom der Bitleitungskapazitäten an Masse. Das kann die
Funktionalität
des RAM beeinträchtigen (instabile
Spannung an der RAM-Masse).
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Betrachtet
man die klassische Weise, wie Daten aus einer RAM-Anordnung 10 ausgelesen werden,
stellt man fest, dass die Bitleitungen 11.1 bis 11.3,
welche zuvor auf eine Spannung UDD voraufgeladen worden sind, an
Masse, über
die RAM-Zellen 12.1 bis 12.3, kurzgeschlossen
werden, wie illustriert in 1. So findet
die Entladung der Bitleitungen 11.1 bis 11.3 im
Wesentlichen durch den Auswahltransistor 13.1 bis 13.3 und
den NMOS-Transistor der jeweiligen RAM-Zelle 12.1 bis 12.3 statt.
Der Auswahltransistor 13.1 bis 13.3, welcher UDD
an sein Gate 14.1 bis 14.3 angelegt bekommt, ist
in starker Inversion und gesättigt,
was bedeutet, dass er als ein "idealer" Schalter in kurzgeschlossenem
Modus arbeitet. Die RAM-Anordnung 10 umfasst ferner Auswahlpuffer,
zum Auswählen
des Auslesens. In der 1 sind nur ein Auswahlpuffer 16 und
eine Auswahlleitung 17 gezeigt. Wenn der Auswahlpuffer 16 ein
Auswahlsignal empfangt, können
eine oder mehrere der RAM-Zellen 12.1 bis 12.3 ausgelesen
werden.
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In
dem vorliegenden Beispiel wird die RAM-Zelle 12.1 ausgelesen,
da der Auswahltransistor 13.1 geschlossen ist. Ein "idealer" Schalter 15, welcher
den Auswahltransis tor 13.1 darstellt, ist auf der linken
Seite der 1 illustriert. Während dieser Schalter 15 geschlossen
ist, wird das Bit, welches in der RAM-Zelle 12.1 gespeichert
ist, ausgelesen.
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Es
gibt gewisse RAM-Anordnungen, welche im Allgemeinen in Anzeigetreibern
(DD) verwendet werden, welche nur eine Bitleitung zum Auslesen verwenden.
Durch Verzichten auf die komplementäre Bitleitung (auch invertierte
Bitleitung genannt) kann die RAM-Anordnung, was die Fläche angeht,
verkleinert werden, da nur eine Bitleitung durch den RAM geroutet
zu werden braucht, an Stelle von zwei Bitleitungen.
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Die
in 1 dargestellte Lösung ist tatsächlich ein
erprobtes Ausleseverfahren, welches in zahlreichen RAM-Anordnungen
verwendet wird.
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Allerdings
werden die Anzeigen immer größer. Nicht
nur die Auflösung
von Anzeigen wird höher,
sondern es gibt auch eine steigende Nachfrage nach verbesserten
Grauwert-, respektive Farbanzeigen. Die MRA-Architektur für RAMs ist
eine Art, mit den Problemen umzugehen, welche sich aus den physikalischen
Anforderungen für
die Anzeigetreiber ergeben. So vorteilhaft MRA im Hinblick auf die
physikalischen Grenzen ist, so herausfordernd ist es für die RAM-Gestaltung.
Da mehrere Auswahlleitungen zugleich zum Auslesen adressiert werden,
muss mehr als ein Bit pro Spalte zu dem Ausgang der RAM-Anordnung geroutet
werden.
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Wenn 8 Reihen
zugleich adressiert sind (bezeichnet als MRA-8), bedeutet das, das
8-mal mehr Bits zugleich ausgelesen werden müssen, als verglichen mit einem
gewöhnlichen
Adressierverfahren (Reihe für
Reihe).
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EP 0 136 106 A2 offenbart
eine statische Direktzugriffsspeicheranordnung, welche MESFETs verwendet,
welche auf einem Galliumarsenidsubstrat ausgebildet sind. Die Speicheranordnung
weist mehrere Speicherzellen auf, welche durch Wortleitungen und
Bitleitungen verbunden sind. Jede Speicherzelle weist eine Kippschaltung
auf und ein Paar Transfergates, welche zwischen der Kippschaltung
und einem Paar Bitleitungen verbunden sind. Es gibt Schottky-Gatedioden
D1, D3, welche in einer Durchlassvorspannungsrichtung verbunden
sind, zwischen Massepotential und den Wortleitungen, um die Datenspannungen
an die MESFETs zu klemmen, welche die Transfergates bilden, und
um Stromfluss von den Gates, hin zu den Sources oder Drains der
MESFETs
17,
18, zu unterdrücken, um dadurch Verlust von
Daten, welche in den Speicherzellen gespeichert sind, zu verhindern,
und Auslesezuverlässigkeit
zu verbessern.
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Es
ist eine Aufgabe der vorliegenden Erfindung, Direktzugriffsspeicheranordnungen
und Anzeigen mit verbesserter Funktionalität vorzulegen.
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Es
ist eine Aufgabe der vorliegenden Erfindung, Direktzugriffsspeicheranordnungen
und Anzeigen vorzulegen, in welchen der Spitzenentladestrom der
Bitleitungskapazitäten
an Masse reduziert ist.
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Eine
Direktzugriffsspeicheranordnung, gemäß der vorliegenden Erfindung,
umfasst n Auswahlleitungen, m Bitleitungen, n × m RAM-Zellen. Jede RAM-Zelle
ist mit einer entsprechenden der n Auswahlleitungen verbunden, und
mit einer entsprechenden der m Bitleitungen, und jede RAM-Zelle
umfasst einen Auswahltransistor, welcher sich zwischen einer der
m Bitleitungen und einer der n Auswahlleitungen befindet. Die RAM-Anordnung weist k
Auswahlpuffer auf, zum Auswählen
des Auslesens einer von den n Auswahlleitungen, wenn ein Auswahlsignal
empfangen wird, wobei k kleiner oder gleich n ist. Jeder der Auswahlpuffer
umfasst einen Inverter, welcher als Treiber dient, wobei der Inverter
gefolgt ist von einer Diode, zum Begrenzen von Ausgangsspannungsausschlägen an der
jeweiligen Auswahlleitung, wobei die Auswahlpuffer eine bestimmte
Spannung Ux für die
Auswahlleitungen bereitstellen, welche kleiner ist als die Versorgungsspannung
UDD der Direktzugriffsspeicheranordnung, und größer als eine Schwellenspannung
(Uschwell) der Auswahltransistoren, zum Treiben der Auswahltransistoren,
mit einer Spannung, welche einen Arbeitsmodus der Auswahltransistoren
in schwacher, respektive gemäßigter,
Inversion sichert, was in einem Funktionieren der Auswahltransistoren
als hochohmige Schalter resultiert, wobei ein Transistor, welcher
als Diode verschaltet ist, als die Diode zum Begrenzen der Ausgangsspannungsausschläge dient,
wobei eine Stromquelle der RAM-Anordnung verwendet wird, um den
Strom zu begrenzen, welcher durch die Auswahlpuffer geht.
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Gemäß der vorliegenden
Erfindung werden die folgenden Schritte ausgeführt:
- – Anlegen
eines Auswahlsignals an einen der Auswahlpuffer,
- – Vorsehen
eines Stromflusses durch den einen Auswahlpuffer, welcher durch
das Auswahlsignal ausgewählt
wird, wobei der Strom hin zu der Auswahlleitung fließt, welche
von dem einen Auswahlpuffer gesteuert wird,
- – danach,
Vorsehen des Stromflusses, welcher so verzweigt ist, dass ein Teil
des Stroms noch hin zu der Auswahlleitung fließt, welche von dem einen Auswahlpuffer
gesteuert wird, während
der übrige Teil
des Stroms nun durch die Diode hin zu Masse fließt, zum Begrenzen von Ausgangsspannungsausschlägen an der
jeweiligen Auswahlleitung.
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Ausführungsformen,
gemäß der vorliegenden
Erfindung, sind gut geeignet für
RAM-Anordnungen, in welchen es zu massivem Auslesen kommt, und insbesondere,
in welchen stromsensitive Ausleseverstärker zum Auslesen eingesetzt
werden.
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Für eine vollständigere
Beschreibung der vorliegenden Erfindung und für weitere Aufgaben und Vorteile
derselben, ist Bezug zu nehmen auf die folgende Beschreibung, welche
im Zusammenhang zu sehen ist mit den begleitenden Zeichnungen, dabei
zeigen:
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1 ein
Blockschaltbild einer konventionellen RAM-Anordnung,
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2 ein
Blockschaltbild einer RAM-Anordnung, gemäß der vorliegenden Erfindung,
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3A ein
Blockschaltbild eines Diodenpuffers, gemäß der vorliegenden Erfindung,
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3B ein
Schaltbild eines elektrischen Äquivalents
des Diodenpuffers in 3A, während der Auswahlphase,
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4A ein
Blockschaltbild eines weiteren Diodenpuffers, gemäß der vorliegenden
Erfindung,
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4B ein
Schaltbild eines elektrischen Äquivalents
des Diodenpuffers in 4A, während der Auswahlphase.
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Die
in dieser Schrift vorgeschlagenen Lösungen sehen einen reduzierten
Spitzenstrom vor, welcher aus der Bitleitungsentladung während des
Auslesens resultiert. Um das zu erreichen, wird die Gatespannung
des Auswahltransistors in den RAM-Zellen nicht mit UDD getrieben,
sondern mit einer Spannung, welche sichert, dass der Arbeitsmodus
des Auswahltransistors in schwacher Inversion ist.
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Das
hat die Wirkung, dass der Auswahltransistor nicht als ein "idealer Schalter" funktioniert, sondern
als ein hochohmiger Schalter.
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Das
zu Grunde liegende Prinzip ist in 2 illustriert.
Eine RAM-Anordnung 20 ist gezeigt. Sie umfasst n Auswahlleitungen 27 (nur
eine Auswahlleitung ist in 2 gezeigt),
m Bitleitungen 21.1 bis 21.3 und n × m RAM-Zellen 22.1 bis 22.3.
Jede RAM-Zelle 22.1 bis 22.3 ist mit einer entsprechenden der
n Auswahlleitungen 27 und mit einer entsprechenden der
m Bitleitungen 21.1 bis 21.3 verbunden. In dem
vorliegenden Beispiel ist die RAM-Zelle 22.1 zwischen der
Auswahlleitung 27 und der Bitleitung 21.1 verbunden.
Die RAM-Zelle 22.2 ist zwischen der Auswahlleitung 27 und
der Bitleitung 21.2 verbunden, und die RAM-Zelle 22.3 ist
zwischen der Auswahlleitung 27 und der Bitleitung 21.3 verbunden.
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Auswahlpuffer
sind vorgesehen, zum Auswählen
von RAM-Zellen, durch die Auswahlleitung 27, zum Auslesen
von Daten. In dem vorliegenden Beispiel ist nur ein Auswahlpuffer 26 gezeigt.
Bei Empfangen eines Auswahlsignals sichert dieser Auswahlpuffer 26,
dass eine bestimmte Spannung Ux an dem Auswahlpufferausgang 28 bereitgestellt
wird, und daher an der Auswahlleitung 27. Gemäß der vorliegenden
Erfindung, ist diese Spannung Ux kleiner als die Versorgungsspannung
UDD und größer als die
Schwellenspannung Uschwell der Auswahltransistoren 23.1 bis 23.3.
Das heißt:
Uschwell < Ux < UDD.
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Gemäß einer
Ausführungsform
der vorliegenden Erfindung liegt die Versorgungsspannung UDD zwischen
1,5 V und 3,3 V, und die Spannung Ux liegt zwischen 0,5 V und 1
V, und vorzugsweise zwischen 0,7 V und 0,9 V.
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Wie
in 2 illustriert, umfasst der Auswahlpuffer 26 einen
Inverter 29, welcher als Treiber dient. Wobei der Inverter 29 gefolgt
ist von einer Diode 30, zum Begrenzen von Ausgangsspannungsausschlägen an dem
Auswahlpufferausgang 28, und so auch an der jeweiligen
Auswahlleitung 27. Der Auswahlpuffer 26, gemäß der vorliegenden
Erfindung, ist in dieser Schrift als ein Diodenpuffer bezeichnet.
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Auf
Grund der Verwendung eines Diodenpuffers (z. B. des Puffers 26)
fließt
ein Strom I von dem Anschluss 31, der sich auf einem Potential
UDD befindet, zu dem Anschluss 32, der mit Masse (GMD) verbunden
ist. Dieser Stromfluss I ist, im Unterschied zu dem Bitleitungsstrom
in konventionellen RAM-Anordnungen, kein Entladestrom, was bedeutet,
dass dieser Strom I die Leistungsaufnahme der gesamten RAM-Anordnung
erhöht.
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Anzumerken
ist, dass der relative Stromanstieg des Diodenpuffers 26,
bezogen auf den gesamten Stromverbrauch, für niedrige UDD-Spannungen bedeutender
wird als für
hohe UDD-Spannungen. Wenn ein Standardauswahlpuffer 16 verwendet wird,
muss der Puffer 16 die gesamte Auswahlleitung 17 auf
die Spannung UDD laden. Der Auswahlpuffer 16 zieht auch
Strom aus der Spannungsquelle, welche die UDD-Versorgungsspannung
bereitstellt. Während,
wenn ein Diodenpuffer 26 verwendet wird, gemäß der vorliegenden
Erfindung, die Auswahlleitung 27 nur auf eine Spannung
Ux geladen wird, leicht oberhalb der Schwellenspannung Uschwell. Die
Spannung Uschwell ist typischerweise kleiner als 1 V.
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Auf
Grund der reduzierten Spannung an dem Auswahlpufferausgang 28 ist
der Strom, welcher benötigt
wird, um die Auswahlleitung 27 zu laden, reduziert. Andererseits
benötigt
der Diodenpuffer 26 etwas Strom während der Aktivierungsperiode.
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Von
einer der Bitleitungen 21.1 bis 21.3 aus gesehen,
wirken die RAM-Zellen 22.1 bis 22.3 eher wie Stromquellen,
welche Ströme
aus den Bitleitungen 21.1 bis 21.3 ziehen, und
nicht wie Spannungsquellen in konventionellen RAM-Anordnungen, in welchen
die Auswahltransistoren 23.1 bis 23.3 mit einer
UDD-Versorgungsspannung an den Gates 24.1 bis 24.3 getrieben
werden.
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Auf
Grund der Tatsache, dass die Spannung Ux größer ist als die Schwellenspannung
Uschwell, und kleiner als die Versorgungsspannung UDD, werden die
Auswahltransistoren 23.1 bis 23.3 als hochohmige
Schalter betrieben. Das heißt,
gemäß der vorliegenden
Erfindung, die Auswahltransistoren 23.1 bis 23.3 werden
mit Absicht bei einer Spannung Ux betrieben, welche einen Arbeitsmodus
in dem Bereich schwacher Inversion sichert. In 2 ist
einer der Auswahltransistoren, nämlich
der Transistor 23.1, als ein hochohmiger Schalter 25 gezeigt.
In 2 ist der hochohmige Schalter 25 durch
einen idealen Schalter dargestellt, gefolgt von einem Widerstand
R.
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Eine
Reduktion des Spitzenentladestroms ist mittels der hochohmigen Auswahltransistoren 23.1 bis 23.3 erreicht,
auf Grund der erhöhten
Zeitkonstante RxC, welche aus der Bitleitungskapazität 33.1 bis 33.3 und
den Schalterwiderständen
R resultiert. Als ein Nebeneffekt zieht der Diodenpuffer 26,
welcher die Auswahltransistoren 23.1 bis 23.3 treibt,
einen Strom aus der UDD-Versorgungsquelle an GND.
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Eine
ausführlichere
Beschreibung des Diodenpuffers 26, gemäß der vorliegenden Erfindung,
ist im Zusammenhang mit 3A und 3B zu
geben. Wenn eine Auswahlleitung 27 einer RAM-Anordnung 20 ausgewählt wird,
empfängt
der Diodenpuffer 26 ein Auswahlsignal an seinem Eingangsanschluss 34.
In dem vorliegenden Beispiel dient ein "Null"-Signal
als Auswahlsignal für
die Auswahlleitung 27, welche von dem Diodenpuffer 26 gesteuert ist.
Wenn das Auswahlsignal auf "null" geschaltet ist, wird
der PMOS-Transistor
T1 des Diodenpuffers 26 eingeschaltet und beginnt, die
Kapazität
der Auswahlleitung 27 zu laden. In 3A ist
diese Auswahlleitungskapazität
schematisch durch einen Kondensator Csel dargestellt (in dieser
Schrift erste Phase genannt). Da die Auswahlleitung 27 anfänglich ebenfalls
eine "Null" aufweist, ist der
Transistor T2, welcher als eine Diode dient, nicht leitend. In diesem
Fall ist der gesamte Strom, welcher durch den PMOS-Transistor T1 fließt, darauf
ausgerichtet, die Auswahlleitungskapazität Csel zu laden, wie bei konventionellen
Auswahlleitungspuffern. Wenn sich die Auswahlleitung einer Spannung
nähert,
welche Leitfähigkeit
des Transistors T2 aktiviert, welcher als Diode verschaltet ist
(typischerweise um Uschwell), wird der Strom, welcher durch den
PMOS-Transistor T1 fließt,
abgelenkt, um durch die Diode (Transistor T2) zu gehen, und nicht
nur die Auswahlleitungskapazität
Csel zu laden (in dieser Schrift zweite Phase genannt). So ist die
Spannung an dem Ausgangsanschluss 28 derart, dass sowohl
der NMOS-Transistor T2 leitend ist, als auch alle anderen Auswahltransistoren 23.1 bis 23.m,
welche mit eben dieser Auswahlleitung 27 verbunden sind.
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Da
die Spannung des Ausgangsanschlusses 28 nicht auf UDD ansteigt,
sondern an der minimalen Pinch-off-Spannung Ux bleibt (leicht oberhalb
von Uschwell), sind die anderen Auswahltransistoren 23.1 bis 23.m ebenfalls
leitend, jedoch bleiben sie in schwacher, respektive gemäßigter,
Inversion, was dazu führt,
dass sie sich wie hochohmige Widerstände verhalten.
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Das
elektrische Äquivalent
dieser Schaltung 26 während
der Auswahlphase ist in 3B illustriert.
Anzumerken ist, dass der Widerstand RT1 des PMOS-Transistors T1
im Wesentlichen den Strom bestimmt, welcher während der Auswahlphase fließt. Daher
ist der PMOS-Transistor T1 vorzugsweise ein Transistor mit einem
kleinen Breite/Länge-Verhältnis W/L
(großen
Widerstand).
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Eine
weitere Ausführungsform
eines Diodenpuffers 46, gemäß der vorliegenden Erfindung,
ist in 4A und 4B illustriert.
Diese Figuren zeigen eine verbesserte Lösung für den Diodenpuffer 46. Der
Nachteil des Stromverbrauchs der Diode während der Auswahlphase kann
durch Einsetzen einer Stromquelle limitiert werden.
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Wenn
eine Stromquelle bereits auf dem Chip verfügbar ist, auf welchem die RAM-Anordnung
verwirklicht ist, kann der Referenzstrom, welcher von dieser Stromquelle
bereitgestellt wird, verwendet werden, um den Strom zu begrenzen,
welcher durch den Diodenpuffer 46 während der Auswahlphase geht.
Das Implementieren einer Stromquelle ausschließlich für den Diodenpuffer mag ungerechtfertigt sein,
da die Stromquelle Dauerstrom verbrauchen und so die Leistungsaufnahme
der gesamten RAM-Anordnung erhöhen
wird.
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Wenn
eine Stromquelle auf dem Chip zur Verfügung steht, auf welchem die
RAM-Anordnung verwirklicht ist, kann dieser Strom in den Diodenpuffer 46 gespiegelt
werden. Das elektrische Schaltbild dieser Lösung ist in 4A gezeigt. 4B zeigt eine
elektrisch äquivalente
Schaltung des verbesserten Diodenpuffers 46 während der
Auswahlphase. Wenn der Diodenpuffer 46 nicht aktiviert
ist, d. h. während
ein Auswahlsignal "1" an seinen Eingangsanschluss 44 angelegt
ist, ist der Stromspiegel 48, über den Diodenpuffer 46,
ausgeschaltet.
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Sobald
der Diodenpuffer 46 durch Anlegen eines Auswahlsignals "0" an seinen Eingang 44, aktiviert
ist, schaltet der Diodenpuffer 46 den Stromspiegel 48 ein,
und die gesamte Schaltung funktioniert, wie an früherer Stelle,
im Zusammenhang mit 3A und 3B, beschrieben,
mit dem Unterschied, dass der Strom, welcher die Auswahlleitungskapazität Csel in
der ersten Phase lädt,
und welcher in der zweiten Phase durch die Diode fließt, durch
den Stromspiegel 48 gesteuert sein wird. Hat man also einen
Referenzstrom, welcher nicht abhängig
ist von der Versorgungsspannung UDD, an Anschluss 41, wird
der Spitzenstrom, welcher durch den Diodenpuffer 46 fließt, ebenfalls
nicht von der Versorgungsspannung UDD abhängen.
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Allerdings
sollte der Strom aus dem Stromspiegel 48 hoch genug sein,
um ein Laden der Auswahlleitungskapazitäten Csel zu sichern, das schnell genug
ist, was bedeutet, dass die Auswahlzeit der RAM-Zellen zum Auslesen
kurz genug gehalten wird, um der Spezifikation der RAM-Anordnung
zu genügen.
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Die
vorliegende Erfindung erlaubt, den Spitzenentladestrom für massives
Auslesen in RAM-Anordnungen zu reduzieren. Die Erfindung sieht eine Verteilung
der Entladung über
einen längeren
Zeitraum vor.
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Die
vorliegende Erfindung erlaubt, größere RAM-Blöcke zu verwirklichen, ohne
den RAM teilen zu müssen.
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Die
in dieser Schrift beschriebenen und beanspruchten Diodenpuffer sind
unabhängig
von dem Verfahren und der Technologie, welche verwendet werden.
Die Architektur der Diodenpuffer ist relativ einfach.
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Der
hochohmige Widerstand ist wünschenswert
für stromsensitive
Ausleseverstärker.
In anderen Worten ist die vorliegende Erfindung gut geeignet zur Verwendung
in stromsensitiven Ausleseverstärkern. Ein
stromsensitiver Ausleseverstärker
setzt voraus, dass die RAM-Anordnung als Stromquelle wirkt. Das ist
nur mit hochohmigen Schaltern möglich,
gemäß der vorliegenden
Erfindung.
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Die
vorliegende Erfindung erlaubt, dass dieselben RAM-Anordnungen für einen
breiten Stromversorgungsbereich verwendet werden.
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Die
dargestellten Ausführungsformen
und Implementierungen sind ein Kompromiss zwischen Stromverbrauch
und Skalierbarkeit in Versorgungsspannungen.
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Der
in dieser Schrift beschriebene und beanspruchte Diodenpufferansatz
stellt sowohl eine praktikable Lösung
für RAM-Anwendungen
mit hoher Spannung (UDD > 3
V) dar, als auch für
RAM-Anwendungen mit niedriger Spannung (UDD < 1,8 V).
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Die
vorliegende Erfindung ist gut geeignet für Anzeigekonfigurationen mit
hoher Auflösung.
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Es
versteht sich, dass verschiedene Merkmale der Erfindung, welche,
der Klarheit halber, im Zusammenhang mit getrennten Ausführungsformen beschrieben
sind, auch in Kombination in einer einzigen Ausführungsform vorgesehen sein
können.
Umgekehrt können
verschiedene Merkmale der Erfindung, welche, der Kürze halber,
im Zusammenhang mit einer einzigen Ausführungsform beschrieben sind,
ebenfalls getrennt vorgesehen sein oder in jeglicher geeigneten
Unterkombination.
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In
den Zeichnungen und in der Beschreibung sind bevorzugte Ausführungsformen
der Erfindung dargelegt worden, und, wenngleich spezifische Termini
verwendet sind, benutzt die so verfasste Beschreibung Terminologie
ausschließlich
in einer generischen und deskriptiven Bedeutung, und nicht für Zwecke
der Limitierung.