JPH06223577A

JPH06223577A - Ｓｒａｍ

Info

Publication number: JPH06223577A
Application number: JP5010526A
Authority: JP
Inventors: Jun Kitahara; 潤北原
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-01-26
Filing date: 1993-01-26
Publication date: 1994-08-12

Abstract

(57)【要約】【構成】アドレス入力部１、３とデータ入出力部５と制
御信号７を外部とのインタフェースとして持ち、行及び
列の各デコーダ２、４と入力データ制御部６と入出力制
御部８とメモリセルアレイ９と列Ｉ／Ｏ１０から成るＳ
ＲＡＭに、シリアル読み出しカウンタ１１と行及び列デ
コーダ１２、１３と列ＯＵＴ１４とシリアルデータ出力
部１５とシリアル読み出しカウンタ制御信号１６を設け
る。【効果】ランダムアクセスポートからのアクセスタイム
を高速にできるため、表示装置の描画が高速に行えるよ
うになり、使用者から見て心地良い操作環境を提供でき
る。ランダムアクセスが高速に行えるために、一度に取
り扱うデータ量を小さくしても従来の性能を実現できる
ため、データ処理回路の規模を小さくでき、システムを
小型化できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は情報処理装置の表示装置
における画像データの記憶装置に関する。

【０００２】

【従来の技術】画像用のデュアルポートメモリとしては
ＤＲＡＭが一般的である。

【０００３】この画像用のデュアルポートＤＲＡＭを用
いた表示装置の例としては、特開昭５９−１３１９７９
がある。

【０００４】この画像用のデュアルポートメモリは、Ｄ
ＲＡＭで構成されており、ＤＲＡＭの構造上メモリセル
アレイを行と列の２段階でアクセスする。行のアクセス
が起きるとアクセスされた１行の全データをバッファに
転送し、列アクセスにより１行の中の１列を特定し読み
書きする。

【０００５】ランダムアクセスには行及び列アクセスが
必要であるが、同一行内のアクセスならば、行アクセス
は毎回行う必要はなく、バッファに転送されたデータを
列アクセスのみで高速にアクセスすることが可能であ
る。

【０００６】ＣＲＴなどのディスプレイ装置には、表示
データを順次転送する必要がある。ＤＲＡＭを表示用の
メモリに用いた場合、表示専用のバッファを設け一行文
のデータを順次転送することで可能になる。

【０００７】また、この画像用のデュアルポートＤＲＡ
Ｍの制御方法としては特開昭６２−２５４１８１があ
る。

【０００８】

【発明が解決しようとする課題】表示装置のメモリにマ
ルチポートのＤＲＡＭを用いた場合、ランダムアクセス
メモリ部からシリアルアクセスメモリ部へのデータ転送
サイクルが必要であり、データ転送サイクルは描画より
優先されるため、描画が待たされることになり、オーバ
ヘッドとなる問題があった。また、メモリ幅を任意にす
るためには、リアルタイムデータ転送やスプリット転送
を用いる必要があり、制御が複雑であった。表示装置
のメモリにＤＲＡＭを用いた場合、リフレッシュが必要
であり、リフレッシュは描画より優先されるため、描画
時が待たされることになり、オーバヘッドとなる問題が
あった。データ転送サイクルも、リフレッシュサイクル
も、ランダムアクセスポートから起動をかけるため、非
表示期間を検出し、非表示期間内にデータ転送サイクル
と、リフレッシュサイクルを描画サイクルを止めて優先
的に行う必要がある。このため、表示タイミングと描画
タイミングを完全に独立にすることができず、描画時の
オーバヘッドとなる問題があった。

【０００９】表示装置のメモリにマルチポートのＤＲＡ
Ｍを用いた場合、ランダムアクセスを行うためには、行
アクセス、列アクセスの２段階のアクセスが必要であ
り、アクセスサイクルを高速に行えない問題があった。

【００１０】表示装置のメモリにマルチポートのＤＲＡ
Ｍを用いた場合、ラスタ方向にアクセスするときでＤＲ
ＡＭを高速アクセスするためには、高速ページモードな
どのアクセス手法を用いる必要がある。また、高速ペー
ジで効率良くＤＲＡＭをアクセスするためには、連続し
たアドレスのデータを連続して読み出し、また連続して
書き込むために、大容量のバッファが必要であった。

【００１１】また、高速ページモードを用いてアクセス
することができる範囲が同一行内しかないという制限が
存在した。

【００１２】

【課題を解決するための手段】ＳＲＡＭにシリアル読み
出しカウンタと、行デコーダと、列デコーダと、列ＯＵ
Ｔと、シリアルデータ出力部を設ける。

【００１３】シリアル読み出しカウンタ内には、シリア
ルアクセス開始アドレスと第一及び第二のオフセット値
とラスタ開始アドレスを格納するレジスタをＳＲＡＭ内
のシリアル読み出しカウンタ内に設ける。

【００１４】ＳＲＡＭの各メモリセルにトランジスタ１
個を追加しランダムアクセスポートと独立にデータを読
みだす経路を設け、さらにＳＲＡＭの各メモリセルに接
続されているワード線とデータ線の１本をもう１系統設
けて、ランダムアクセスポートと独立にデータをメモリ
セルアレイから読みだす経路を設け制御する。

【００１５】シリアル読み出しアドレスの更新制御を、
ドットクロックと、水平同期信号と、垂直同期信号に相
当する３信号の入力端子を設ける。

【００１６】

【作用】ＳＲＡＭの各メモリセルにトランジスタ１個を
追加しランダムアクセスポートと独立にデータを読みだ
す経路を設け、さらにＳＲＡＭの各メモリセルに接続さ
れているワード線とデータ線の１本をもう１系統設けた
ために、ＣＰＵからのランダムアクセスポートを介して
行われる描画と独立に、表示のための読み出しが可能と
なる。

【００１７】シリアル読み出し開始アドレスを管理する
アドレスレジスタと、１ドット分のデータを読み出した
ときにアドレスレジスタを更新する第一のオフセットレ
ジスタと、１ラスタ分のデータを読み出したときに次の
ラスタの開始アドレスを求めるアドレスレジスタを更新
する第二のオフセットレジスタを持ち、ドットクロック
に相当する信号が入力される毎にアドレスレジスタと第
一のオフセットレジスタで次のドットのアドレスを求め
アドレスレジスタを更新し、水平同期信号に相当する信
号が入力される毎にラスタスタートレジスタと第二のオ
フセットレジスタで次のラスタスタートアドレスを求め
アドレスレジスタを更新し、垂直同期信号に相当する信
号が入力される毎にアドレスレジスタに初期値レジスタ
の値を転送することによりＣＲＴなどのディスプレイに
表示するデータの読み出しが行える。

【００１８】レジスタ選択信号によって選択されたレジ
スタをランダムアクセスポート側から書き込むことによ
り、レジスタの初期化が行える。

【００１９】

【実施例】本発明の第一の実施例を図１、２、３、４を
用いて説明する。

【００２０】図１は、本発明の第一の実施例を示したも
のであり、行アドレスの入力部１、行デコーダ２、列ア
ドレスの入力部３、列デコーダ４、データの入出力部
５、入力データ制御部６、入出力制御信号７と入出力制
御部８、メモリセルアレイ９、列Ｉ／Ｏ１０から成る
ＳＲＡＭに、シリアル読み出しカウンタ１１とその出力
を入力とする行デコーダ１２、列デコーダ１３、列ＯＵ
Ｔ１４、シリアル出力部１５、シリアルカウンタ制御
信号１６を設けた構成を取る。

【００２１】図１では、データバス幅４ビット、２５６
ｋワードのＳＲＡＭを例に取っているがデータバス幅、
ワード数共にこの値に限ったものではない。

【００２２】行アドレスの入力部１、列アドレスの入力
部３、データの入出力部５、入出力制御信号７から成る
パラレルポート側は、それぞれを情報処理装置のアドレ
スバス、データバス、コントロール信号に接続し、ＣＰ
Ｕからは通常のＳＲＡＭとしてアクセスが可能である。
シリアル出力部１５、シリアルカウンタ制御信号１６か
ら成るシリアル読み出しポート側からは、シリアル読み
出しカウンタによって示されるアドレスのデータを読み
だす。

【００２３】図２は、図１のシリアル読み出しカウンタ
１１の第一の構成例を示したものであり、初期値レジス
タ１７、ラスタスタート位置レジスタ１８、第一のオフ
セットレジスタ１９、第２のオフセットレジスタ２０、
アドレスレジスタ２１、セレクタ２２、２３、加算器２
４、２５、アドレスレジスタ制御部２６、ラスタスター
ト位置レジスタ制御部２７、レジスタ選択部３０から成
る。

【００２４】シリアル読み出しアドレスには、アドレス
レジスタ２１で示された値を用いる。次のシリアル読み
出しアドレスは、アドレスレジスタ２１の値と第一のオ
フセットレジスタ１９の値とを加算することにより求
め、アドレスレジスタを更新する。つまり、アドレスレ
ジスタ２１に第一のオフセットレジスタ１９の値を加え
てシリアルアドレスを計算していく。この動作はシリア
ル読み出しクロックであるＳＣ信号２８が入力される毎
に行われる。通常、セレクタ２２は第一のオフセットレ
ジスタ１９側になっており、ラスタ更新時と画面更新時
にラスタスタート位置レジスタ１８側に切り替わる。こ
の制御はアドレスレジスタ制御部２６で行う。図３のよ
うに２０４８×１０２４ピクセル×１ビットのメモリ空
間をこのメモリ素子２個で構成し、１個の素子の１アド
レスの４ビットを画面の４ピクセルに割当て、上下５１
２ラスタずつ２個の素子に割当てた場合、表示画面のラ
スタ方向（図上では右方向）にピクセルアドレスが増加
していくようにメモリアドレスをマッピングすると、第
一のオフセットレジスタに設定する値は”１”になる。
図３では２０４８×１０２４ピクセルの空間のうち１１
２０×７８０ピクセルを表示する場合を示している。

【００２５】図３では、ピクセル３４を４つ組みにした
データ３５を同一アドレスに割り当ててある。よって、
アドレスレジスタ２１に第一のオフセットレジスタ１９
の値を加えて次のシリアル読み出しアドレスを生成する
動作が３６になる。また、但し、図４のように画面の縦
方向にピクセルアドレスが増加するようにメモリアドレ
スをマッピングすると、第一のオフセットレジスタの値
は”１０２４”になる。

【００２６】つぎに、一ラスタ分のシリアル読み出しが
終了したら、次のラスタの先頭アドレスを求める必要が
ある。これは、水平同期信号に相当するＬｏａｄ信号２
９が入力される毎に、第二のオフセットレジスタ２０の
値とラスタスタート位置レジスタ１８の値とを加算して
求め、ラスタスタート位置レジスタ１８を更新すると共
にアドレスレジスタ２１にも値を書き込む。つまり、第
二のオフセットレジスタ２０はあるラスタの開始アドレ
スと、次のラスタの開始アドレスの差異を設定してお
き、ラスタスタート位置レジスタ１８にその値を加えな
がら次のラスタスタートアドレスを求める。通常、セレ
クタ２３は第二のオフセットレジスタ２０側になってお
り、画面更新時のみ初期値レジスタ１７側に切り替わ
る。この制御はラスタスタート位置レジスタ制御部２７
で行う。図３の場合、第二のオフセットレジスタ２０に
設定する値は４ピクセル分が１アドレスであるため”５
１２”である。ラスタスタート位置レジスタ１８に第二
のオフセットレジスタ２０の値を加えて次のラスタスタ
ートアドレスを生成する動作が３７になる。

【００２７】一画面分のシリアル読み出しが終了した
ら、ラスタスタート位置レジスタ１８とアドレスレジス
タ２１を初期化する必要がある。これらの初期値は、Ｒ
ｅｓｅｔ信号３０が入力されたときに、初期値レジスタ
１７の値が転送される。ラスタスタート位置レジスタ１
８とアドレスレジスタ２１とを初期化する動作が３８に
なる。

【００２８】一度に読みだす画素単位のクロックをＳＣ
信号２８に入力し、水平同期信号等の表示ラスタ単位の
クロックをＬｏａｄ信号２９に入力し、垂直同期信号等
の位置画面単位のクロック信号をＲｅｓｅｔ信号３０に
入力することで表示読み出しが可能になる。図３のよう
なマッピングの場合、ＳＣ信号２８にはドットクロック
の４分の１の周波数のクロックをいれることになる。

【００２９】ＣＲＴＣは水平同期信号、垂直同期信号、
ドットクロックを作るだけで良く、表示アドレスを発生
する必要がなくなり回路を簡略化できる。

【００３０】ランダムアクセスポートも、シリアルアク
セスポートも、ＳＲＡＭのアクセスタイムでアクセスで
きるため、数ｎｓ〜数十ｎｓでアクセスが可能となり、
ＤＲＡＭより高速にアクセスが可能となる。また、ＤＲ
ＡＭのようにモードによってアクセス方式が異なった
り、アクセススピードが異なることがないため制御回路
を簡略化できる。

【００３１】初期値レジスタ１７、第一及び第二のオフ
セットレジスタ１９、２０の設定は、ランダムアクセス
ポート側から行う。このときＲＳ１レジスタ選択信号３
１、ＲＳ２レジスタ選択信号３２信号線を用いる。デー
タはデータ入力部５を通して行うが、ビット数が少ない
ため、複数ワードに分けて書き込む。または行及び列ア
ドレス入力部１、３の信号線を用いて書き込んでも良
い。

【００３２】このレジスタ選択用の信号線をレジスタア
クセス識別信号を設けて、ランダムアクセスポートのア
ドレス線と共用しても良い。

【００３３】通常、第一及び第二のオフセットレジスタ
に設定する値は表示が面の解像度によっていくつかに限
定されている。よって、解像度のモードをいくつか持
ち、使用者がモードを指定するだけでレジスタ設定を自
動的に行う機構を備えていても良い。

【００３４】図３、４は１ピクセル当たり１ビットを割
り当てた１プレン構成を例に挙げているが、本発明は１
プレン構成に限ったものではない。

【００３５】本発明の第二の実施例を図５、６を用いて
説明する。図５は、図１のシリアル読み出しカウンタ１
１の構成例を改良したものであり、図１の構成例と異な
るところはラスタスタート位置レジスタ１８と、加算器
２５を省略できるところにある。この場合、一ラスタ分
のシリアル読み出しが終了したら、現在のアドレスレジ
スタ２１と、次のラスタのスタートアドレスとの差異を
第二のオフセットレジスタ２０に設定しておく必要があ
る。つまり、図２のような各ラスタのスタートアドレス
を計算しているラスタスタート位置レジスタ１８がない
ために、一ラスタ分のデータを読み出し終えたらその時
点でのアドレスレジスタ１９の値をもとに次のラスタの
スタート位置を計算しなければならない。よって、次の
ラスタの先頭アドレスまでの差異を第二のオフセットレ
ジスタ２０に設定しておく。図６の場合、第二のオフセ
ットレジスタ２０に設定する値は”２３３”になる。第
二のオフセットレジスタ２０の値をアドレスレジスタ２
１に加えて次のラスタのスタートアドレスを求める動作
が３９になる。図２の構成例ではメモリ幅を変更しなけ
れば表示画面の解像度を変更しても第二のオフセットレ
ジスタ２０の値を設定し直す必要がないが、図５の構成
例では表示画面の解像度を変更する度に第二のオフセッ
トレジスタの値２０を設定し直す必要がある。

【００３６】しかし、通常の情報処理装置の使用法では
表示画面の解像度を頻繁に切り換えることはないため、
ラスタスタート位置レジスタ１８と、加算器２５を削減
することにより小型化に効果がある。

【００３７】一画面分のシリアル読み出しを終えたとき
のレジスタの初期化は、Ｒｅｓｅｔ信号３０が入力され
たときに、初期値レジスタ１７の値がアドレスレジスタ
２１に転送される。

【００３８】一度に読みだす画素単位のクロックをＳＣ
信号２８に入力し、水平同期信号等の表示ラスタ単位の
クロックをＬｏａｄ信号２９に入力し、垂直同期信号等
の位置画面単位のクロック信号をＲｅｓｅｔ信号３０に
入力することで表示読み出しが可能になる。

【００３９】また、第一のオフセットレジスタは通常”
１”であるため、アドレスレジスタを値の設定可能なカ
ウンタで構成し、第一のオフセットレジスタを省略して
も良い。但し、このとき２分割の液晶表示パネルなどへ
の対応は難しくなる。

【００４０】本発明の第三の実施例を図７、８を用いて
説明する。図７ではドットクロックに相当するＳＣ信号
２８が入力される毎に更新されるアドレスレジスタのオ
フセットレジスタを上画面用３９と下画面用４０の２組
にし、ＳＣ信号２８の奇数回目偶数回目によってアドレ
スレジスタを更新する際のオフセットレジスタをセレク
タ４１で切り替えて使用する。奇数回目偶数回目の判断
は、セレクタ制御部４２で行う。これにより、２分割の
液晶表示パネルなどにも簡単に対応できる。

【００４１】２分割の液晶表示パネルには、図８のよう
に上画面／下画面の２つの画面があり、上画面用／下画
面用の表示データを交互に転送する必要がある。そのた
め、図８のように上画面用／下画面用の表示データを離
れたメモリアドレスから読みだす必要がある。そのた
め、第一のオフセットレジスタ１９内に上画面用３９／
下画面用４０の２本のレジスタを設けて、ＳＣ２８の奇
数回目／偶数回目によってアドレスレジスタを更新する
際のオフセットレジスタを切り替えて使用する。上画面
用３９の値とアドレスレジスタ２１でシリアル読み出し
アドレスを更新する動作が４３になり、下画面用３９の
値とアドレスレジスタ２１でシリアル読み出しアドレス
を更新する動作が４４になる。

【００４２】また、２分割の液晶表示パネルに対応する
ために、シリアス読み出しカウンタ全部をもう一組設け
て読み出しアドレスを交互にカウンタから取り出す方式
でも良い。このとき各シリアル読み出しカウンタに入力
するＳＣ信号は、基のＳＣ信号を２分周したものでなけ
ればならない。

【００４３】本発明の第四の実施例を図９、１０を用い
て説明する。図９はシリアル読み出しカウンタの初期値
レジスタを二組持ち、垂直同期信号に相当するＲｅｓｅ
ｔ信号の奇数回目／偶数回目の違いにより画面のスター
トアドレスを切り替える構成を取ったものである。ＣＲ
Ｔへの表示では、飛び越し走査と呼ばれるインタレース
表示がある。これは、１画面を奇数ラスタの画面と偶数
ラスタの画面の２画面に分け、奇数ラスタの画面と偶数
ラスタの画面を交互に表示して、比較的低い周波数によ
って高い解像度を得る手法である。奇数ラスタの画面に
対して偶数ラスタの画面は、２分の１ラスタ分縦にずれ
て表示される。つまり、奇数ラスタの画面のラスタの間
を偶数ラスタの画面で走査する。

【００４４】このとき、図１０のように画面の表示読み
出しスタートアドレスが、奇数ラスタの画面のスタート
アドレス４９と偶数ラスタの画面スタートアドレス５０
と異なる。そこで、図９のように初期値レジスタを二組
設け、垂直同期信号に相当するＲｅｓｅｔ信号３０によ
り、セレクタ制御部４５がセレクタ４６を切り替えて、
奇数ラスタの画面と偶数ラスタの画面で初期値レジスタ
切り分けて使用する。初期値レジスタ１４８による初
期化動作が５２であり、初期値レジスタ２４７による
初期化動作が５１である。ラスタ更新時に使用する第二
のオフセットレジスタに設定する値は、ノンインタレー
ス時の２倍にすれば飛び越し走査となる。

【００４５】これによりインタレース表示にも容易に対
応が可能になる。

【００４６】本発明の基本となるメモリセルについて図
１１を用いて説明する。一般的に、ＳＲＡＭのメモリセ
ルは２個の抵抗と、４個のトランジスタで構成されてい
る。抵抗の変わりにトランジスタを用いた構成でも良
い。ＳＲＡＭのメモリセルの制御は、図１１のようにＲ
１５３、Ｒ２５４、Ｑ１５５、Ｑ２５６で構成
したフリップフロップをワード線５９とデータ線６０、
６１を用いてＱ３５７、Ｑ４５８を制御し、データ
の書き込みと読み出しの制御を行う。このメモリセルに
Ｑ５６２とシリアル読み出しワード線６３とシリアル
読み出しデータ線６４を設け、ランダムアクセスポート
と独立にデータを読みだす経路を設ける。

【００４７】本発明では、表示装置の画像データを記憶
する素子がＳＲＡＭで構成されているためバッテリーバ
ックアップが容易に行える。これにより小型上層機器の
機能で重要なレジューム機能の中で表示画面の保存に関
して、表示していたデータをそのまま保存できるため簡
単に実現できる。

【００４８】

【発明の効果】ランダムアクセスポートからのアクセス
タイムを高速にできるため、表示装置の描画が高速に行
えるようになり、使用者から見て心地良い操作環境を提
供できる。

【００４９】ランダムアクセスが高速に行えるために、
一度に取り扱うデータ量を小さくしても従来の性能を実
現できるため、データ処理回路の規模を小さくでき、シ
ステムを小型化できる。

【００５０】列アドレス、行アドレスやモード別のＤＲ
ＡＭ特有のアクセス制御の必要がなくなり制御回路が簡
略化できる。

【００５１】リフレッシュ動作が不要になりバッテリー
バックアップも容易に行えるために、レジューム機能が
簡単に実現でき情報処理装置の使い勝手が向上する。

【図面の簡単な説明】

【図１】本発明の第一の実施例を示す図である。

【図２】第一のシリアル読み出しカウンタの構成図であ
る。

【図３】シリアル読み出しカウンタの動作を示す図であ
る。

【図４】メモリマッピングの違いを示す図である。

【図５】本発明の第二の実施例を示す図である。

【図６】シリアル読み出しカウンタの動作を示す図であ
る。

【図７】本発明の第三の実施例を示す図である。

【図８】２分割パネル表示順序を示す図である。

【図９】本発明の第四の実施例を示す図である。

【図１０】インタレース表示を示す図である。

【図１１】メモリセルの構造図である。

【符号の説明】

１…行アドレス入力部、２…行デコーダ、３…列アドレス入力部、４…列デコーダ、５…データ入出力部、６…入力データ制御部、７…制御信号入力部、８…入出力制御部、９…メモリアレイ、１０…列Ｉ／Ｏ、１１…シリアル読み出しカウンタ、１２…第２の列デコーダ、１３…第２の行デコーダ、１４…列ＯＵＴ、１５…シリアルデータ出力部、１６…シリアル読み出しカウンタ制御信号、１７…初期値レジスタ、１８…ラスタスタート位置レジスタ、１９…第一のオフセットレジスタ、２０…第二のオフセットレジスタ、２１…アドレスレジスタ、２２、２３…データ選択回路、２４、２５…加算器、２６…アドレスレジスタ制御部、２７…ラスタスタート位置レジスタ制御部、２８…ＳＣ信号、２９…Ｌｏａｄ信号、３０…Ｒｅｓｅｔ信号、３１…ＲＳ１レジスタ選択信号、３２…ＲＳ２レジスタ選択信号、３３…レジスタ選択部、３４…ピクセル、３５…単位データ、３６…シリアル読み出しアドレス更新、３７…ラスタスタートアドレス更新、３８…ラスタスタートアドレス初期化、３９…上画面用オフセットレジスタ、４０…下画面用オフセットレジスタ、４１…セレクタ、４２…セレクタ制御部、４３…シリアル読み出しアドレス更新、４４…シリアル読み出しアドレス更新、４５…インタレースフレーム制御部、４６…セレクタ、４７…初期値レジスタ１、４８…初期値レジスタ２、４９…奇数ラスタ画面スタートアドレス、５０…偶数ラスタ画面スタートアドレス、５１…初期値レジスタ２による初期化、５２…初期値レジスタ１による初期化、５３…抵抗Ｒ１、５４…抵抗Ｒ２、５５…トランジスタＱ１、５６…トランジスタＱ２、５７…トランジスタＱ３、５８…トランジスタＱ４、５９…ワード線、６０…データ線（正論理）、６１…データ線（負論理）、６２…トランジスタＱ５、６３…シリアル読み出しワード線、６４…シリアル読み出しデータ線。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｇ０９Ｇ 5/36 8121−5ＧＧ１１Ｃ 11/401

Claims

【特許請求の範囲】

【請求項１】ＣＰＵなどからのアクセスを受け付ける少
なくとも１つのランダムアクセスポートと、ＣＲＴなど
の表示装置への出力を取り出せる少なくとも１つのシリ
アル読み出しポートを備えたことを特徴とするＳＲＡ
Ｍ。
【請求項２】シリアルアクセスアドレスと、第一及び第
二の更新アドレスと、ラスタ開始位置と、初期アドレス
とを保持するレジスタを含むシリアル読み出しのための
アドレス発生手段を有することを特徴とする請求項１記
載のＳＲＡＭ。
【請求項３】シリアルアクセスアドレスと、第一及び第
二の更新アドレスと、初期アドレスとを保持するレジス
タを含むシリアル読み出しのためのアドレス発生手段を
有することを特徴とする請求項１記載のＳＲＡＭ。
【請求項４】第一のオフセットレジスタを二組持ち、２
画面方式の液晶パネルに対応することを特徴とする請求
項１、２又は３記載のＳＲＡＭ。
【請求項５】初期値レジスタを二組持ち、ＣＲＴのイン
タレース表示に対応することを特徴とする請求項１、２
又は３記載のＳＲＡＭ。
【請求項６】シリアル読み出しアドレスの更新制御を、
ドットクロックと、水平同期信号と、垂直同期信号に相
当する３信号で行うことを特徴とする請求項２、３、４
又は５記載のＳＲＡＭ
【請求項７】少なくとも１つのＣＰＵと主記憶装置と周
辺Ｉ／ＯとＣＲＴや液晶パネルを含む表示装置とを持つ
情報処理装置において、該表示装置の輝度や色情報の画
像情報の記憶装置に請求項１、２、３、４、５又は６記
載のＳＲＡＭを用いたことを特徴とする表示装置。
【請求項８】アクセス制御のワード線と、正論理と不論
理のデータ線２本で接続されているメモリセルに、シリ
アル読み出し制御のワード線とシリアル読み出しデータ
線とトランジスタ１個を設けたことを特徴とするＳＲＡ
Ｍ。