JPH04315195A - 表示装置の表示データの格納・読出し方式 - Google Patents
表示装置の表示データの格納・読出し方式Info
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- JPH04315195A JPH04315195A JP12202391A JP12202391A JPH04315195A JP H04315195 A JPH04315195 A JP H04315195A JP 12202391 A JP12202391 A JP 12202391A JP 12202391 A JP12202391 A JP 12202391A JP H04315195 A JPH04315195 A JP H04315195A
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- 230000015654 memory Effects 0.000 claims abstract description 25
- 238000006243 chemical reaction Methods 0.000 claims abstract description 6
- 238000000034 method Methods 0.000 claims description 19
- 238000013500 data storage Methods 0.000 claims description 14
- 238000010586 diagram Methods 0.000 description 8
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
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- Image Input (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、表示装置の表示データ
の格納・読出し方式に関する。より詳細には、液晶表示
装置やプラズマディスプレイ等の表示パネルを複数組み
合わせて１ユニットとした表示パネルの各パネルを同時
に駆動するための表示データの格納・読出し方式に関す
る。
の格納・読出し方式に関する。より詳細には、液晶表示
装置やプラズマディスプレイ等の表示パネルを複数組み
合わせて１ユニットとした表示パネルの各パネルを同時
に駆動するための表示データの格納・読出し方式に関す
る。
【０００２】
【従来の技術】複数の液晶表示装置（以下、ＬＣＤとい
う）やプラズマディスプレイ等の表示パネルを組み合わ
せて１ユニットとしたいわゆる画面分割型表示パネルで
は、表示データの転送速度に対する要求を緩和するため
に、その表示パネルを構成する各表示パネルを同時に駆
動するようにしている。
う）やプラズマディスプレイ等の表示パネルを組み合わ
せて１ユニットとしたいわゆる画面分割型表示パネルで
は、表示データの転送速度に対する要求を緩和するため
に、その表示パネルを構成する各表示パネルを同時に駆
動するようにしている。
【０００３】このように各表示パネルを同時に並行して
駆動するためには、各表示パネルの駆動回路に表示デー
タを同時に供給する必要がある。
駆動するためには、各表示パネルの駆動回路に表示デー
タを同時に供給する必要がある。
【０００４】以下、ＬＣＤパネルを表示パネルの一例と
して説明する。
して説明する。
【０００５】そのため従来は、描画ＬＳＩなどによりビ
デオＲＡＭ（以下ＶＲＡＭと略記する）に描画したデー
タを、ＶＲＡＭから読み出して、各ＬＣＤパネルの表示
データごとに別々の表示バッファに転送し、これらの表
示バッファからデータを同時に読み出して各ＬＣＤパネ
ルの駆動回路に同時に供給するようにしていた。図１は
２枚の６４０ドット（横）ｘ２００ドット（縦）のＬＣ
Ｄパネルから構成された解像度６４０ドット（横）ｘ４
００ドット（縦）の上下２分割型のＬＣＤパネルの従来
例の説明図であり、図２は、図１に示すような上下２分
割型のＬＣＤパネルを駆動するための従来の方式の構成
を示す。図２の構成において、描画ＬＳＩはＣＰＵから
の描画コマンドに従ってＶＲＡＭに対して描画を行なう
。すなわち描画ＬＳＩは、ＶＲＡＭの行アドレス０〜４
００，列アドレス０〜６４０のアドレス空間にデータを
書き込む。次にＶＲＡＭ内のデータは連続的に読み出さ
れ、行アドレスが０〜１９９のデータは上画面の表示バ
ッファに行アドレス０〜１９９で書き込まれ、次に行ア
ドレスが２００〜３９９のデータは下画面の表示バッフ
ァに行アドレスが０〜１９９に変換されて書き込まれる
。各表示バッファに格納されたデータは、表示アドレス
発生回部からの同一のアドレス信号により同時に読み出
され、各画面の駆動動回路に同時に供給される。この方
式では、ＶＲＡＭと表示バッファの２種類のメモリが必
要である上、ＶＲＡＭから表示バッファへのデータの転
送を制御する制御回路が必要であるので、回路構成及び
制御が複雑になるという問題があった。。
デオＲＡＭ（以下ＶＲＡＭと略記する）に描画したデー
タを、ＶＲＡＭから読み出して、各ＬＣＤパネルの表示
データごとに別々の表示バッファに転送し、これらの表
示バッファからデータを同時に読み出して各ＬＣＤパネ
ルの駆動回路に同時に供給するようにしていた。図１は
２枚の６４０ドット（横）ｘ２００ドット（縦）のＬＣ
Ｄパネルから構成された解像度６４０ドット（横）ｘ４
００ドット（縦）の上下２分割型のＬＣＤパネルの従来
例の説明図であり、図２は、図１に示すような上下２分
割型のＬＣＤパネルを駆動するための従来の方式の構成
を示す。図２の構成において、描画ＬＳＩはＣＰＵから
の描画コマンドに従ってＶＲＡＭに対して描画を行なう
。すなわち描画ＬＳＩは、ＶＲＡＭの行アドレス０〜４
００，列アドレス０〜６４０のアドレス空間にデータを
書き込む。次にＶＲＡＭ内のデータは連続的に読み出さ
れ、行アドレスが０〜１９９のデータは上画面の表示バ
ッファに行アドレス０〜１９９で書き込まれ、次に行ア
ドレスが２００〜３９９のデータは下画面の表示バッフ
ァに行アドレスが０〜１９９に変換されて書き込まれる
。各表示バッファに格納されたデータは、表示アドレス
発生回部からの同一のアドレス信号により同時に読み出
され、各画面の駆動動回路に同時に供給される。この方
式では、ＶＲＡＭと表示バッファの２種類のメモリが必
要である上、ＶＲＡＭから表示バッファへのデータの転
送を制御する制御回路が必要であるので、回路構成及び
制御が複雑になるという問題があった。。
【０００６】この問題点を解決するため、従来図３に示
すように、上記の構成における表示バッファの代りにラ
ッチ回路を使用する方式も使用されていた。この方式で
は、ＶＲＡＭに対する２回のリード・アクセスにより上
画面および下画面の表示データが読み出されて各ラッチ
回路にラッチされ、各画面の駆動回路に同時に供給され
る。この方式によれば、表示バッファが不要になり、し
たがってＶＲＡＭから表示バッファへのデータの転送を
制御するための回路も不要になる。しかしこの方式では
、図４のタイミング図に示すように、両画面の駆動回路
に対して１回データを出力するためにＶＲＡＭのリード
・サイクルが２回必要であり、アクセス・スピードの速
いメモリを使用しなければならない。また上画面と下画
面の表示データを交互に読み出さなければならないので
、アドレス信号の発生がそれだけ複雑になる。
すように、上記の構成における表示バッファの代りにラ
ッチ回路を使用する方式も使用されていた。この方式で
は、ＶＲＡＭに対する２回のリード・アクセスにより上
画面および下画面の表示データが読み出されて各ラッチ
回路にラッチされ、各画面の駆動回路に同時に供給され
る。この方式によれば、表示バッファが不要になり、し
たがってＶＲＡＭから表示バッファへのデータの転送を
制御するための回路も不要になる。しかしこの方式では
、図４のタイミング図に示すように、両画面の駆動回路
に対して１回データを出力するためにＶＲＡＭのリード
・サイクルが２回必要であり、アクセス・スピードの速
いメモリを使用しなければならない。また上画面と下画
面の表示データを交互に読み出さなければならないので
、アドレス信号の発生がそれだけ複雑になる。
【０００７】
【発明の目的】本発明は上記に鑑みてなされたものであ
り、表示バッファを必要とせず、メモリの速度に対する
要求を緩和することができ、さらに各ＬＣＤパネルにデ
ータを同時に供給するための読み出しが簡単な表示デー
タの格納・読み出し方式を提供することを目的としてい
る。
り、表示バッファを必要とせず、メモリの速度に対する
要求を緩和することができ、さらに各ＬＣＤパネルにデ
ータを同時に供給するための読み出しが簡単な表示デー
タの格納・読み出し方式を提供することを目的としてい
る。
【０００８】
【発明の概要】本発明は、別々に駆動される複数の表示
パネルを組み合わせて１ユニットとした各表示パネルを
同時に並行して駆動するための表示データの格納・読出
し方式であって、各表示パネルの表示データを独立にア
クセス可能なメモリに別々に格納するように設け、画面
全体を連続した表示アドレスとして表示データを生成す
る描画回路からのアドレス信号をそのアドレスに対応す
る表示パネルとその表示パネルにおける表示位置に対応
するアドレス信号に変換するアドレス変換部を介して前
記各メモリのアドレス指定回路に入力し、前記描画回路
により生成されたデータを前記変換されたアドレス信号
で指定されるメモリの指定されるアドレスに格納するよ
うに設け、さらに前記各メモリに対して各表示パネル上
の表示位置に対応するアドレスを指定して同時に読み出
しを行ない，読み出したデータを各表示パネルの駆動回
路に同時に供給するように設けたことにより、上記問題
を解決したものである。
パネルを組み合わせて１ユニットとした各表示パネルを
同時に並行して駆動するための表示データの格納・読出
し方式であって、各表示パネルの表示データを独立にア
クセス可能なメモリに別々に格納するように設け、画面
全体を連続した表示アドレスとして表示データを生成す
る描画回路からのアドレス信号をそのアドレスに対応す
る表示パネルとその表示パネルにおける表示位置に対応
するアドレス信号に変換するアドレス変換部を介して前
記各メモリのアドレス指定回路に入力し、前記描画回路
により生成されたデータを前記変換されたアドレス信号
で指定されるメモリの指定されるアドレスに格納するよ
うに設け、さらに前記各メモリに対して各表示パネル上
の表示位置に対応するアドレスを指定して同時に読み出
しを行ない，読み出したデータを各表示パネルの駆動回
路に同時に供給するように設けたことにより、上記問題
を解決したものである。
【０００９】また本発明による表示データの格納・読出
し方式は、データ転送の速度に対する要求を緩和するた
めに、物理的に１枚のＬＣＤパネルのドットを複数の組
に分割して、同時に並行して駆動する場合にも適用でき
る。
し方式は、データ転送の速度に対する要求を緩和するた
めに、物理的に１枚のＬＣＤパネルのドットを複数の組
に分割して、同時に並行して駆動する場合にも適用でき
る。
【００１０】
【実施例】次に本発明の表示データの格納・読出し方式
の１実施例について説明する。図５は、図１に示すのと
同じ上下２分割型のＬＣＤパネルを、本発明の表示デー
タの格納・読出し方式により同時に並行して駆動するよ
うにしたものである。
の１実施例について説明する。図５は、図１に示すのと
同じ上下２分割型のＬＣＤパネルを、本発明の表示デー
タの格納・読出し方式により同時に並行して駆動するよ
うにしたものである。
【００１１】図５の構成において、ＶＲＡＭ１およびＶ
ＲＡＭ２は、それぞれ上画面および下画面の表示データ
を格納するためのメモリである。ＶＲＡＭ１およびＶＲ
ＡＭ２は、図６に示すように、両方とも行アドレスが０
〜２５５で、それぞれ独立にアクセスできるように構成
されている。
ＲＡＭ２は、それぞれ上画面および下画面の表示データ
を格納するためのメモリである。ＶＲＡＭ１およびＶＲ
ＡＭ２は、図６に示すように、両方とも行アドレスが０
〜２５５で、それぞれ独立にアクセスできるように構成
されている。
【００１２】描画ＬＳＩは、画面全体に対応する４００
行ｘ６４０列のアドレス空間に対して描画を行なう。描
画ＬＳＩの描画アドレス信号は、アドレス変換回路を介
して、ＶＲＡＭ１およびＶＲＡＭ２のアドレス指定回路
に入力される。また描画ＬＳＩの描画データ信号は、そ
のままＶＲＡＭ１およびＶＲＡＭ２のデータ回路に入力
される。
行ｘ６４０列のアドレス空間に対して描画を行なう。描
画ＬＳＩの描画アドレス信号は、アドレス変換回路を介
して、ＶＲＡＭ１およびＶＲＡＭ２のアドレス指定回路
に入力される。また描画ＬＳＩの描画データ信号は、そ
のままＶＲＡＭ１およびＶＲＡＭ２のデータ回路に入力
される。
【００１３】アドレス変換回路は、描画アドレス信号の
行アドレス部が０〜１９９のときはＶＲＡＭ１の行アド
レス０〜１９９の領域にデータが書き込まれ、行アドレ
ス部が２００〜３９９ときはＶＲＡＭ２の行アドレス０
〜１９９の領域にデータが書き込まれるようにアドレス
変換する。
行アドレス部が０〜１９９のときはＶＲＡＭ１の行アド
レス０〜１９９の領域にデータが書き込まれ、行アドレ
ス部が２００〜３９９ときはＶＲＡＭ２の行アドレス０
〜１９９の領域にデータが書き込まれるようにアドレス
変換する。
【００１４】さらにＶＲＡＭ１およびＶＲＡＭ２のアド
レス指定回路には、表示アドレス発生部からアドレス信
号が入力され、同時に同じアドレスでデータが読み出さ
れる。読み出されたデータは、上画面および下画面の駆
動回路に同時に供給される。
レス指定回路には、表示アドレス発生部からアドレス信
号が入力され、同時に同じアドレスでデータが読み出さ
れる。読み出されたデータは、上画面および下画面の駆
動回路に同時に供給される。
【００１５】上記の構成によれば、ＶＲＡＭ１およびＶ
ＲＡＭ２は、描画ＬＳＩから見ると、図７に示すように
ＶＲＡＭ１の行アドレス０〜１９９の領域にＶＲＡＭ２
の行アドレス０〜１９９の領域が接続された行アドレス
０〜３９９の連続したメモリ空間に見える。そのため、
描画ＬＳＩが図８に示すような上画面および下画面にま
たがる図形を描画すると、行アドレスが０〜１９９の描
画データはＶＲＡＭ１に、行アドレスが２００〜３９９
の描画データはＶＲＡＭ２に格納される。
ＲＡＭ２は、描画ＬＳＩから見ると、図７に示すように
ＶＲＡＭ１の行アドレス０〜１９９の領域にＶＲＡＭ２
の行アドレス０〜１９９の領域が接続された行アドレス
０〜３９９の連続したメモリ空間に見える。そのため、
描画ＬＳＩが図８に示すような上画面および下画面にま
たがる図形を描画すると、行アドレスが０〜１９９の描
画データはＶＲＡＭ１に、行アドレスが２００〜３９９
の描画データはＶＲＡＭ２に格納される。
【００１６】またＶＲＡＭ１およびＶＲＡＭ２はそれぞ
れ独立にアクセスできるので、両方のメモリに対して同
じアドレスを指定して同時にリード・アクセスすること
により、上画面および下画面のデータを１回のリード・
サイクルで読み出すことができる。
れ独立にアクセスできるので、両方のメモリに対して同
じアドレスを指定して同時にリード・アクセスすること
により、上画面および下画面のデータを１回のリード・
サイクルで読み出すことができる。
【００１７】以上の実施例では２分割型のＬＣＤパネル
の場合を例示したが、本発明ではこの例に限らず、３つ
以上の分割パネルについて同様に応用可能であり、その
場合には分割パネル数に応じたＶＲＡＭを備えると共に
、上記実施例に準じて夫々のパネル個々のアドレスに対
応するようアドレス変換すればよい。更には行アドレス
のみならず列アドレスを実施例に準じて適宜割り当てる
ことによって複数の表示パネルを縦、横に並べたマルチ
スクリーンの制御にも適用可能である。
の場合を例示したが、本発明ではこの例に限らず、３つ
以上の分割パネルについて同様に応用可能であり、その
場合には分割パネル数に応じたＶＲＡＭを備えると共に
、上記実施例に準じて夫々のパネル個々のアドレスに対
応するようアドレス変換すればよい。更には行アドレス
のみならず列アドレスを実施例に準じて適宜割り当てる
ことによって複数の表示パネルを縦、横に並べたマルチ
スクリーンの制御にも適用可能である。
【００１８】
【発明の効果】以上説明したように本発明の液晶表示装
置の表示データの格納・読出し方式によれば、（１）Ｖ
ＲＡＭと表示バッファの２種類のメモリを必要とせずＶ
ＲＡＭだけでよいので、メモリが少なくてすむ。またＶ
ＲＡＭから表示バッファにデータを転送するためのメモ
リ制御回路が不要になる。そのため製品のコストダウン
と小型化が可能になる。 （２）各ＬＣＤパネルの駆動回路に供給する表示データ
をメモリから同時に並行して読み出せるので、アクセス
速度の遅いメモリでも使用することができる。そのため
製品のコストダウンが可能になる。またデバイス選択の
自由が向上する。
置の表示データの格納・読出し方式によれば、（１）Ｖ
ＲＡＭと表示バッファの２種類のメモリを必要とせずＶ
ＲＡＭだけでよいので、メモリが少なくてすむ。またＶ
ＲＡＭから表示バッファにデータを転送するためのメモ
リ制御回路が不要になる。そのため製品のコストダウン
と小型化が可能になる。 （２）各ＬＣＤパネルの駆動回路に供給する表示データ
をメモリから同時に並行して読み出せるので、アクセス
速度の遅いメモリでも使用することができる。そのため
製品のコストダウンが可能になる。またデバイス選択の
自由が向上する。
【図１】図１は、２枚の６４０ドット（横）ｘ２００ド
ット（縦）のＬＣＤパネルから構成された解像度６４０
ドット（横）ｘ４００ドット（縦）の上下２分割型のＬ
ＣＤパネルの説明図である。
ット（縦）のＬＣＤパネルから構成された解像度６４０
ドット（横）ｘ４００ドット（縦）の上下２分割型のＬ
ＣＤパネルの説明図である。
【図２】ＶＲＡＭと表示バッファを用いる従来の表示デ
ータの格納・読出し方式を説明するためのブロック線図
である。
ータの格納・読出し方式を説明するためのブロック線図
である。
【図３】ラッチ回路を用いる従来の表示データの格納・
読出し方式を説明するためのブロック線図である。
読出し方式を説明するためのブロック線図である。
【図４】図３の構成におけるＶＲＡＭからの表示データ
の読み出しのタイミング・チャートを示す。
の読み出しのタイミング・チャートを示す。
【図５】本発明による表示データの格納・読出し方式を
説明するためのブロック線図である。
説明するためのブロック線図である。
【図６】図５の構成におけるＶＲＡＭの物理的構成の説
明図である。
明図である。
【図７】図５の構成におけるＶＲＡＭを描画ＬＳＩから
見た論理アドレス空間の説明図である。
見た論理アドレス空間の説明図である。
【図８】画面に表示される図形の一例を示す。
【図９】ＶＲＡＭ内の描画データの格納状態を示す説明
図である。
図である。
Claims (5)
- 【請求項１】 別々に駆動される複数の表示パネルを
組み合わせて１ユニットとした各表示パネルを同時に並
行して駆動するための表示データの格納・読出し方式で
あって、各表示パネルの表示データを独立にアクセス可
能なメモリに別々に格納するように設け、画面全体を連
続した表示アドレスとして表示データを生成する描画回
路からのアドレス信号をそのアドレスに対応する表示パ
ネルとその表示パネルにおける表示位置に対応するアド
レス信号に変換するアドレス変換部を介して前記各メモ
リのアドレス指定回路に入力し、前記描画回路により生
成されたデータを前記変換されたアドレス信号で指定さ
れるメモリの指定されるアドレスに格納するように設け
、さらに前記各メモリに対して各表示パネル上の表示位
置に対応するアドレスを指定して同時に読み出しを行な
い，読み出したデータを各表示パネルの駆動回路に同時
に供給するように設けたことを特徴とする表示データの
格納・読出し方式。 - 【請求項２】 前記各メモリに対して指定する各表示
パネル上の表示位置に対応するアドレスが、全メモリに
対して同じアドレスである請求項１の表示データの格納
・読出し方式。 - 【請求項３】 前記表示パネルが、同一の表示パネル
を上下に組み合わせて構成した上下２分割型の表示パネ
ルである請求項１または２の表示データの格納・読出し
方式。 - 【請求項４】 前記の同一の表示パネルが、解像度６
４０ドット（横）×２００ドット（縦）の表示パネルで
ある請求項３の表示データの格納・読出し方式。 - 【請求項５】 前記ＬＣＤパネルが物理的に１枚の表
示パネルのドットを複数の組に分割して別々に駆動する
ように設けた表示パネルである請求項１の表示データの
格納・読出し方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12202391A JPH04315195A (ja) | 1991-04-12 | 1991-04-12 | 表示装置の表示データの格納・読出し方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12202391A JPH04315195A (ja) | 1991-04-12 | 1991-04-12 | 表示装置の表示データの格納・読出し方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04315195A true JPH04315195A (ja) | 1992-11-06 |
Family
ID=14825678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12202391A Pending JPH04315195A (ja) | 1991-04-12 | 1991-04-12 | 表示装置の表示データの格納・読出し方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04315195A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012078386A (ja) * | 2010-09-30 | 2012-04-19 | Casio Comput Co Ltd | 表示駆動装置、発光装置及びその駆動制御方法、並びに、電子機器 |
| US8803926B2 (en) | 2010-09-30 | 2014-08-12 | Casio Computer Co., Ltd. | Display drive device, display device, driving control method, and electronic device storing correction data for correcting image data and displaying the corrected image data in one of various display modes |
-
1991
- 1991-04-12 JP JP12202391A patent/JPH04315195A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012078386A (ja) * | 2010-09-30 | 2012-04-19 | Casio Comput Co Ltd | 表示駆動装置、発光装置及びその駆動制御方法、並びに、電子機器 |
| US8803926B2 (en) | 2010-09-30 | 2014-08-12 | Casio Computer Co., Ltd. | Display drive device, display device, driving control method, and electronic device storing correction data for correcting image data and displaying the corrected image data in one of various display modes |
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