JPH0229780A - Ｌｃｄ表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の目的 この発明は、ワードプロセッサやパーソナルコンピュー
タ、ハンドベルトコンピュータ等の各種データ処理装置
で使用するのに好適なＬＣＤ表示装置に係り、特に、大
型グラフィック用表示装置としてＬＣＤを使用する場合
に、表示用データを複数個の画面へ同時に出力すること
を可能にして、任意サイズのグラフィック用ＬＣＤ表示
装置を実現すると共に１画面切換えの高速化、さらに、
各画面のマスク、反転２合成処理等の容易化によって、
豊富なアトリビュート機能を実現したＬＣＤ表示装置に
関する。

従来から、ワードプロセッサやパーソナルコンピュータ
、その他各種のデータ処理装置では、いわゆるグラフィ
ック処理機能を備えており、出力装置の一つとして接続
されるＬＣＤ表示装置には、大型のＬＣＤが使用されて
いる。

通常、このような大型のＬＣＤ表示装置の場合、ＶＲＡ
Ｍ　（ビデオメモリ）として、ＤＲＡＭ　（ダイナミッ
クＲＡＭ）やＳＲＡＭ　（スタティック艮ＡＭ）が用い
られている。

ところが、ＶＲＡＭとしてＤＲＡＭを使用する場合には
、ＣＰＵとＬＣＤコントローラとが、ＶＲＡＭアクセス
を交互に行う方式を採用しているので、ＣＰＵのＶＲＡ
Ｍアクセスに充分な時間を確保することができず、ＣＰ
Ｕの表示に関する処理速度が低下する。という不都合が
あった。

また、ＶＲＡＭとしてＳＲＡＭを使用するシステムでは
、コストの増加は免れない、という難点がある。

そこで、特に低コストの観点から、ＶＲＡＭとしてＤＲ
ＡＭを使用することが望まれる。

ところが、大型グラフィック用表示装置として大型ＬＣ
Ｄを表示させる場合には、ＬＣＤの動作速度やＬＣＤド
ライバの速度等の制約、さらに、ＬＣＤの残像時間の関
係等から、表示画面を例えば２分割して上下両画面に表
示データを与えることが必要である。

コノ場合には、ＶＲＡＭとしてＤＰＲＡＭ　（デュアル
・ポートＲＡＭ）を採用する方式が好適である。

しかしながら、このＤＰＲＡＭを使用して大型のＬＣＤ
を表示させる方式では、ＬＣＤの動作速度やＬＣＤドラ
イバの速度等の制約によって、１つのＬＣＤ画面を複数
個、例えば上下の２画面に分割し、上側面データと上側
面データとを同時にＬＣＤへ与えなければならない。

その結果、ＶＲＡＭとして使用するＤ　Ｐ　ＲＡＭも、
上側面用と上側面用に別々のＤＰＲＡＭを設けることが
必要となり、しかも、複数の画面を設定し、各画面同士
の合成処理を行う場合には、表示データを同時に取出す
必要がある。

したがって、表示制御が複雑化するだけでなく、画面の
分割数に対応する個数のＤＰＲＡＭが必要となり、メモ
リの使用効率の低下やコストアップ等が生じる。という
不都合があった。

次に、従来から用いられているこのＶＲＡＭとしてＤＰ
ＲＡＭを採用する表示方式について、図面を参照しなが
ら、その表示制御動作を説明する。

第７図は、従来から使用されている大型グラフィック用
表示装置について、その大型ＬＣＤのデータと表示画面
との対応関係の一例を示す図である。図面において、Ｕ
ＤＯ〜ＵＤ３は上側面用データ線、ＬＤＯ〜ＬＤ３は上
側面用データ線を示す。

この第７図では、標準的な大型ＬＣＤのデータと表示画
面との対応関係を示している。

大型ＬＣＤは、その１画面のドツト構成が、例えば、横
×縦＝６４０Ｘ４００　（ドツト）、あるいは７２０Ｘ
４００　（ドツト）である。

そして、すでに述べたように、ＬＣＤの動作速度等の関
係上、この第７図に示すように、１画面が、上側面と上
側面とに２分割されており、その表示データは、上側面
用データ線ＵＤＯ〜ＵＤ３と、上側面用データ線ＬＤＯ
−ＬＤ３から１表示データをそれぞれ４ドツト、パラレ
ルに同時に入力される必要がある。

したがって、実際上、ＶＲＡＭを分割画面と同じ個数、
すなわち、この第７図の場合には、上側面用と上側面用
として２個のＶＲＡＭを設けなければならない。

第８図は、大型ＬＣＤ表示装置について、ＣＰＵと各部
の間のインターフェースの一例を示す機能ブロック図で
ある。図面における符号は第７図と同様であり、また、
１はＣＰＵ、２はＬＣＤコントローラ、３はＬＣＤ、４
はＶＲＡＭを示す。

表示データは、ＣＰＵ１によってＶＲＡＭ４に書込まれ
、また、このＶＲＡＭ４に書込まれたデータが、ＣＰＵ
Ｉによって読込まれる。

このＶＲＡＭ４上のデータが、ＬＣＤコントローラ２か
らのコントロール信号に同期して、上側面用データ線Ｕ
ＤＯ−ＵＤ３から４ビツト、上側面用データｆｉＬＤＯ
−ＬＤ３から４ビツトが、同時にＬＣＤ３へ与えられる
。

このような動作によって、ＣＰＵＩが書込んだ表示デー
タが、ＬＣＤ３上に表示されることなる。

そして、すでに述べたように、このＶＲＡＭ４としては
、ＤＲＡＭやＳＲＡＭが使用されているが、これらのＤ
ＲＡＭやＳＲＡＭを用いると、ＣＰＵＩとＬＣＤ：Ｍ／
トローラ２とが、ＶＲＡＭ（７）バスを交互に使用する
ことになる。

その結果、ＣＰ　Ｕ　１　（７）　Ｖ　ＲＡ　Ｍ　４　
ヘ（７）　’Ｊ−ド／ライトに充分な時間を取ることが
困難となり、処理速度が低下する。

同じくすでに述べたように、従来のＬＣＤ表示装置で、
ＶＲＡＭとしてＤＰＲＡＭを採用するシステムも知られ
ているが、このシステムの場合にも、複数の画面を設定
し、各画面同士のデータを合成するときは、表示データ
を同時に取出すことが必要であるから、ＶＲＡＭの個数
は、やはり分割画面と同数を配置しておく必要がある。

以上のように、従来の大型ＬＣＤを使用する表示装置、
例えばグラフィック用表示装置では、ＶＲＡＭとして、
ＤＲＡＭ　（ダイナミックＲＡＭ）やＳＲＡＭ（スタテ
ィックＲＡＭ）を用いるときでも、また、ＤＰＲＡＭ　
（デュアル・ポートＲＡＭ）を用いるときでも、分割画
面と同数のメモリが必要であり、コストアップになる、
という不都合があった。

そこで、この発明のＬＣＤ表示装置では、従来の大型Ｌ
ＣＤ表示装置におけるこのような不都合を解決し、ＤＰ
ＲＡＭを用いる表示制御方式において、ＬＣＤに対する
上側面データと下側面データとを同時に出力可能にする
と共に、ＣＰＵのＶＲＡＭアクセスに充分な時間が確保
できるようにして、低コストのＬＣＤ表示装置を提供す
ることを目的とする。

光」Ｂ）Ｍ戒。

そのために、この発明では、ビデオメモリとしてデュア
ル・ポートＲＡＭを有する従来のＬＣＤ表示装置におい
て、前記デュアル・ポートＲＡＭのメモリ上に上側面デ
ータと下側面データとを交互に格納し、ＬＣＤに対して
上側面データと下側面データとを同時に出力するように
している。

さらに、他の実施例としては、大型グラフィック用ＬＣ
Ｄに対して複数両面分のＲＡＭを備え、ＤＰＲＡＭのア
ドレス空間上において、順番に各画面データを配置する
ことにより、ＤＰＲＡＭを最小限使用し、かつ複数画面
の表示データをＬＣＤに与えることができるように構成
している。

この実施例のようなデータ配列を行うと、ＤＰと ＲＡＭにおけるアドレス空間径では、ＬＣＤの上側面デ
ータ、下側面データ、複数画面データが、順番に並入れ
らることになるが、アドレス変換を行うことによって、
ＣＰＵからＶＲＡＭを見た場合には、各画面上で画面デ
ータは、ＣＰＵアドレス空間上にリニアに並んでいるよ
うに構成するようにしている。

次に、この発明のＬＣＤ表示装置について、図面を参照
しながら、その実施例を詳細に説明する。

第１図は、この発明のＬＣＤ表示装置について、その要
部構成の一実施例を示す機能ブロック図である。図面に
おいて、１１はＳＡＭ（ドツトシフタ）、１２は第１の
ラッチ回路、１３はマスク・反転・合成等処理回路で、
１３ａは上側面用処理回路、１３ｂは下側面用処理回路
、１４は第２のラッチ回路、１５はセレクタを示し、５
０１５〜Ｓ００はＳＡＭＩＩの出力データ、Ｕ０１５〜
ＵＯＯはマスク・反転・合成等処理回路１３の出力デー
タを示す。

図面の左上方に示すＳＡＭＩＩからの出力データ５０１
５〜Ｓ００は、第１のラッチ回路１２、マスク・反転・
合成等処理回路１３、第２のラッチ回路１４を介して、
右側に示すセレクタ１５からＬＣＤデータＵＤ３〜ＵＤ
Ｏ，ＬＤ３〜ＬＤＯに変換されてＬＣＤ側へ送出される
。

この発明のＬＣＤ表示装置では、ＲＡＭ上での表示デー
タの並べ方、ＲＡＭ上のデータをＬＣＤ表示用データに
変換する処理方法、ＣＰＵからのアドレスをＲＡＭアド
レスに変換する方法にも特徴を有している。

それらの詳細な動作については後述するが、基本的には
、この発明のＬＣＤ表示装置では、ＬＣＤが複数の画面
に分割され、各画面へ同時に表示データが出力されるよ
う構成されている。

第２図は、この発明のＬＣＤ表示装置におけるＤＰＲＡ
ＭとＬＣＤ表示部の一構成例を示す図で、（１）はＤＰ
ＲＡＭの構成、（２）はＬＣＤ表示の構成を示す図であ
る。図面において、ＲＡＭはメモリセル部、ＳＡＭはド
ツトシフタ部を示し、また、Ｄｏ−Ｄ３は入力データ線
、ＳＯＯ〜５０３はシリアルアウトの出力データを示す
。

この実施例では、ＬＣＤのドツト構成は、横Ｘ縦＝６４
０Ｘ４００　（ドツト）で、その画面数は４プレーン（
４画面）の場合について述べる。なお、これらの画面サ
イズ、画面数は、任意に設定可能であり、簡単な回路変
更を行うだけで適用することができることはいうまでも
ない。

この第２図（１）に示すように、ＤＰＲＡＭとしては、
２５６にビット構成のものを使用する。

２５６にビットのＤＰＲＡＭには、１パツケージに、２
５６　（行）Ｘ２５６　（列）のメモリセル部ＲＡＭと
、これに対応した２５６ビツトのドツトシフタ部ＳＡＭ
が４組、それぞれ設けられている。

そして、１パツケージで、４ビツト構成であるから、１
６ビツトのデータバスのＣＰＵに対応するためには、最
低４個のＤＰＲＡＭが必要である。

また、横×縦＝６４０Ｘ４００　（ドツト）のグラフィ
ック表示を行うためには、２５６にビットの容量が必要
であるから、ＤＰＲＡＭの１パツケージのメモリ容量は
、１画面分のデータを保持することができる６ そこで、第２図（２）に示すように、Ｄ　Ｐ　ＲＡＭを
４パツケージ使用すれば、横×縦＝６４０Ｘ４００（ド
ツト）の表示画面を４面分だけ保有することができる。

この第２図（１）の回路において、メモリセル部ＲＡＭ
の入力データ線ＤＯ〜Ｄ３は、ＣＰＵのデータバスと接
続されており、ＣＰＵは、メモリセル部ＲＡＭに対して
データのり−ド／ライトを行う。

このメモリセル部ＲＡＭに書込まれているデータは、順
次、ドツトシフタ部ＳＡＭへ送られ、ドツトシフタ部Ｓ
ＡＭから送出されるシリアルアウトの出力データＳＯＯ
〜ＳＯ３が、ＬＣＤに対する表示データとなる。

この実施例では、ＤＰＲＡＭを４パツケージ使用するの
で、ＲＡＭおよびＳＡＭには、それぞれ１６ビツトのデ
ータバスが接続されている。

第３図は、この発明のＬＣＤ表示装置におけるｃｐｕと
ＤＰＲＡＭとＬＣＤデータバスとの接続関係を示す概念
的な構成図である。

そして、ＲＡＭの１６ビツトのデータバスは、ＣＰＵの
データバスと接続され、ＣＰＵよりＲＡＭ部へリード／
ライトされる。

ＣＰＵのＤ１５〜ＤＯの各ビットは、ＲＡＭの各面に対
応しており、ＣＰＵからリードもしくはライトするデー
タは、ＲＡＭの各面の同じ行２列単位のデータがリード
／ライトされる。

また、ドツトシフタ部ＳＡＭの１６ビツトのデータバス
からは、ＬＣＤ３用の各画面データが出力され、これら
の各画面データは、先の第１図に示したマスク・反転・
合成等処理回路１３により。

マスク、反転１合成等の処理が施されてから、ＬＣＤデ
ータＵＤ３〜ＵＤＯ２ＬＤ３〜ＬＤＯとして、ＬＣＤ３
へ出力される。

次に、このような動作を行うためのＤ　Ｐ　ＲＡＭ上で
のデータの配置と、そのデータの各画面への対応につい
て説明する。なお、以下の説明では、メモリセル部ＲＡ
ＭのＤＯ面だけについて述べるが、他の面についても同
様である。

第４図は、メモリセル部ＲＡＭの一画面について、ＲＡ
Ｍ上でのデータの配置と、そのデータの各画面への対応
関係の一例を示す図である。

この第４図で、メモリセル部ＲＡＭの先頭から画面１の
上側面データＩＰＩＵ、画面２の上側面データＩＰ２Ｕ
、画面３の上側面データＩＰ３Ｕ、画面４の上側面デー
タＩＰ４Ｕ、画面１の下側面データＩＰＬＤ、画面２の
下側面データＩＰ２Ｄ、画面３の下側面データ１Ｐ３Ｄ
、画面４の下側面データ１Ｐ４Ｄで１画面１〜画面４の
上、下側面データの８ビツトの１サイクルが終了し１次
に、画面１の上側面データ２ＰＩＵ、画面２の上画面デ
ータ２Ｐ２Ｌ１．画面３の上側面データ２Ｐ３Ｕ、画面
４の上側面データ２Ｐ４ｔｌ、画面１の下側面データ２
ＰＩＤ、画面２の下側面データ２Ｐ２Ｄ、画面３の下側
面データ２Ｐ３Ｄ、画面４の下側面データ２Ｐ４Ｄで１
画面１〜画面４の上、下側面データの８ビツトの次の１
サイクル、・・・・・・のようにデータを配列して行く
。

このように配列されたデータが、ドツトシフタ部ＳＡＭ
から、順次、画面１の上側面データ、画面２の上側面デ
ータ、画面３の上側面データ、画面４の上側面データ、
画面１の下側面データ、画面２の下側面データ、・・・
・・・のように、メモリセル部ＲＡＭのデータの配列の
とおりに、各画面のデータを、出力データ５Ｏ１５〜Ｓ
ＯＯとして出力してぃく。

以上が、この発明のＬＣＤ表示装置におけるＲＡＭ上で
の表示データの並べ方の説明である。

次に、ＲＡＭ上のデータをＬＣＤ表示用データに変換す
る処理方法について述べる。

ここでは、このドツトシフタ部ＳＡＭから出力されたシ
リアルアウト出力データ５０１５〜Ｓ００が。

ＬＣＤデータＵＯＯ〜Ｌｉｔ）３、Ｌｌ）Ｏ〜ＬＤ３と
して出力される状態について説明する。なお１図面では
、先の第１図がこの状態を最もよく表わしており、ドツ
トシフタ部ＳＡＭの出力データ５０１５〜Ｓ００は、順
次、１６ビツトの第１のラッチ回路１２に取込まれる。

この第１のラッチ回路１２は、各画面および上。

下面面分（４画面Ｘ上、下２画面）の個数だけ設けられ
ており、これらの回路にラッチされたデータは、ドツト
シフタ部ＳＡＭから出力されるデータの属性（画面１の
下側面用２画面２の下側面用等の属性）に対応するラッ
チ回路１２へ取込まれていく。

第１のラッチ回路１２に取込まれたデータは、次段のマ
スク・反転・合成等処理回路１３へ入力され、上面面、
下画面それぞれにマスク、反転。

合成等の処理が施される。

このような処理が行われたデータが、主画面用データＵ
０１５〜Ｕ００．上画面用データし０１５〜ＳＯＯとし
て出力される。

この上、下側面用データυ０１５〜υ００　、　ＬＯ１
５〜Ｌ００を、Ｕ００〜［０３，ＵＯ４〜００７．　Ｕ
Ｏ８〜００１１．　ＵＯ１２〜００１５、　ＬＯＯ−Ｌ
Ｏ３，ＬＯ４〜ＬＯ７，ＬＯ８〜ＬＯＩＩ、　ＬＯ１２
〜ＬＯ１５，の各４ビツトずつに分割して、第２のラッ
チ回路１４にラッチしておく。

この各４ビツトずつのデータを、セレクタ１５で、順番
に出力して行く。

この場合の順序は、■がＵＯＯ〜００３とＬＯＯ〜Ｌ０
３゜■がＵ０４〜００７とＬ０４〜Ｌ０７．■が００８
〜Ｕ０１１とＬＯ８〜Ｌｏｌｌ、■がＵ０１２〜Ｕ０１
５とＬ０１２〜Ｌ０１５であり、このようなサイクルが
順次繰返えされ、それぞれのデータが、Ｕ００〜１０３
．　ＬＯ０−ＬＯ３としてＬＣＤ　３への表示データと
なる。

この場合のデータＵ０１５〜［００、ＬＯ１５〜１，０
０と、ＬＣＤ表示との対応関係は１次の第５図に示され
ている。

第５図は、ＬＣＤ表示画面上における表示データの対応
の一例を示す図である。

この第５図の例では、ＬＣＤＦＫ上画面と下側面の同じ
位置関係で、データＵ０１５〜０００　、　ＬＯ１５〜
ＬＯＯが出力される。

なお、データＵ０１５〜ｕｏｏ　、　ＬＯ１５〜ＬＯＯ
のＬＣＤ画面上での並び方は、必ずしもこのような配列
にすることは必要でなく、各４ビツトのラッチ回路１４
とセレクタ１５との間の接続を変更することによって、
任意の並びを選択することができる。

以上が、ＲＡＭ上のデータをＬＣＤ表示用データに変換
する一方法である。

最後に、ＣＰＵＩからのアドレスをＲＡＭアドレスに変
換する方法について述べる。

この実施例では、１画面のドツト構成が、横×縦＝６４
０Ｘ４００　（ドツト）で、４画面の場合であり、この
場合に各画面をＣＰＵのアドレスにマツピングする方法
としては、幾つかの方法がある。

ここでは、２例について述べることにする。

第６図（１）と（２）は、ｃｐｕアドレス空間上でのＶ
ＲＡＭのマツピング方法を説明するための図で、（１）
は各画面を連続的に配置する方法、（２）は各画面をバ
ンク切換えする方法を示す図である。

第１の方法は、第６図（１）に示すように、ＣＰＵのア
ドレス空間上に各画面を連続的にマツピングする方法で
ある。

また、第２の方法は、第６図（２）に示すように、各画
面のバンク切換えを行うことにより、同一アドレス上に
マツピングする方法である。

ＶＲＡＭでは、各画面データは連続的に並んでおらず、
各画面および上、下側面で交互に並んでいる。

この場合に、ＣＰｔＪのアドレス空間上では、各画面の
アドレスは、第６図（１）と（２）に示すように、１つ
の画面内ではリニアの関係になっていなければ、操作性
等に悪影響を及ぼす。

そこで、見掛は上、ＣＰＵからは、各画面においてデー
タの並びをリニアにするために、ＣＰＵのアドレスを変
換して、ＶＲＡＭアドレスとして与え、ＣＰＵからは、
各画面内においてデータの配列がアドレス空間上リニア
となるようにする。

この場合のアドレス変更を式で示すと、Ｘ＜　０ＦＦＳ
ＥＴのとき、 Ｙ＝Ｘ＊４＋ＢＡＮＫ　　　　　　　　・・・・・・（
１）Ｘ≧０ＦＦＳＥＴのとき、 Ｙ　＝　（Ｘ　−０ＦＦＳＥＴ　）　＊　４　＋ＢＡＮ
Ｋ・・・・・・（２） となる。

ここで、０ＦＦＳＥＴ　：　ＣＰ　Ｕから見たときの下
側面先頭アドレス ＢＡＮＫ　：第６図（２）でのＢＡＮＫ選択値は（０，
１，２，３）、第６図（１） の場合には、アドレスをデコード して同様の信号とする Ｘ　　：ＣＰＵからのアドレス Ｙ　　：ＲＡＭへのアドレス である。

この式（１）や（２）によるアドレス変更は、ＲＡＭ上
での各画面データ、および上、上画面で−５の並びによ
って、このような変換を加える。

式（１）は、ＣＰＵが上画面をアクセスした場合のアド
レス変換式であり、式（２）は、ＣＰＵが上画面をアク
セスした場合のアドレス変換式である。

この式を他の画面に対応させるときは、式（１）や式（
２）の数値「４」が画面数を示しているので、この数値
を対応させたい画面数の値に変更すればよい。

すなわち、画面数がｎのときは、このアドレス変換式は
、 Ｘ＜　０ＦＦＳＥＴのとき。

Ｙ　＝　Ｘ　＊　ｎ　＋ＢＡＮＫ　　　　　　　　−・
・・（３）Ｘ≧０ＦＦＳＥＴのとき、 Ｙ　＝　（Ｘ　−０ＦＦＳＥＴ　）　＊　ｎ　＋ＢＡＮ
Ｋ・・・・・・（４） となる。

二二で、ｎ　：画面数 ＢＡＮＫ：０〜（画面数−１） となる。

なお、以上の実施例では、６４０Ｘ４００　（ドツト）
の表示画面で、４画面構成の場合について説明した。し
かし、すでに述べたように、他の画面サイズや、画面数
が異なる場合についても、ＲＡＭ上のデータの配列、Ｓ
ＡＭ出力データのラッチ数の変更、ｃｐｕアドレス上で
のバンク数の変更　、ＶＲＡＭのメモリ容量の変更等を
行うことによって、容易に対応することが可能であり、
実施例の場合に限定されるものではない。

以上に詳細に説明したとおり、この発明では、ビデオメ
モリとしてデュアル・ポートＲＡＭを有する従来のＬＣ
Ｄ表示装置において、前記デュアル・ポートＲＡＭのメ
モリ上に上画面データと上画面データとを交互に格納し
、ＬＣＤに対して上画面データと上画面データとを同時
マルチウィンド致領域について表示データの書換えを行
うようにしている。

効−一二艮 したがって、この発明のＬＣＤ表示装置によれば、ＤＰ
ＲＡＭ　（デユアルーポートＶＲＡＭ）を用いることに
より、ＣＰＵのＶＲＡＭアクセスに充分な時間が確保で
きるので、操作速度とシステムの処理能率とが著しく向
上される。

しかも、任意のサイズのグラフィック用ＬＣＤに対応が
可能であるから、大型ＬＣＤを使用するデータ処理装置
等にも好適である。

また、ＣＰＵからＶＲＡＭを見た場合、各画面において
リニアにデータをアクセスすることができる。

さらに、任意の画面数に対応可能であるから、画面切換
え等も高速に行うことができる。

その上、各画面のマスク、反転９合成等の処理が簡単に
行えるだけでなく、組合せも自由に選択可能であるから
、豊富なアトリビュート機能をもたせることができる、
等の多くの優れた効果が得られる。

【図面の簡単な説明】

第１図は、この発明のＬＣＤ表示装置について、その要
部構成の一実施例を示す機能ブロック図、第２図は、こ
の発明のＬＣＤ表示装置におけるＤＰＲＡＭとＬＣＤ表
示部の一構成例を示す図で、（１）はＤＰＲＡＭの構成
、（２）はＬＣＤ表示の構成を示す図、 第３図は、この発明のＬＣＤ表示装置におけるＣＰＵと
ＤＰＲＡＭとＬＣＤデータバスとの接続関係を示す概念
的な構成図、 第４図は、メモリセル部ＲＡＭの一画面について、ＲＡ
Ｍ上でのデータの配置と、そのデータの各画面への対応
関係の一例を示す図、 第５図は、ＬＣＤ表示画面上における表示データの対応
の一例を示す図、 第６図（１）と（２）は、ＣＰＵアドレス空間上でのＶ
ＲＡＭのマツピング方法を説明するための図で、（１）
は各画面を連続的に配置する方法、（２）は各画面をバ
ンク切換えする方法を示す図。 第７図は、従来から使用されている大型グラフィック用
表示装置について、その大型ＬＣＤのデータと表示画面
との対応関係の一例を示す図、第８図は、大型ＬＣＤ表
示装置くついて、ＣＰＵと各部の間のインターフェース
の一例を示す機能ブロック図。 図面において、■はＣＰＵ、２はＬＣＤコントローラ、
３はＬＣＤ、４はＶＲＡＭ、１１はＳＡＭ、１２は第１
のラッチ回路、１３はマスク・反転・合成等処理回路、
１４は第２のラッチ回路、１５はセレクタ。

Claims (1)

【特許請求の範囲】
1. ビデオメモリとしてデュアル・ポートＲＡＭを有するＬ
   ＣＤ表示装置において、前記デュアル・ポートＲＡＭの
   メモリ上に上画面データと下画面データとを交互に格納
   し、ＬＣＤに対して上画面データと下画面データとを同
   時に出力することを特徴とするＬＣＤ表示装置。