JPH05313604A - 表示装置 - Google Patents

Abstract

(57)【要約】 【目的】 表示装置全体としてのコストを低減させる。 【構成】 ＬＣＤ１１は４８０本のデータ信号線１２と
６４０本の走査信号線１３によって駆動されてＶＧＡ規
格に従う映像データの表示を行う。データ信号線１２と
走査信号線１３との交点の画素１４は、ＴＦＴ１７と画
素電極１８とによって構成される。データ信号線駆動回
路１５によってデータ信号線１２に表示データを表す信
号が与えられる。走査信号線駆動回路１６によって走査
信号線１３のうちの１本が選択されると、画素電極１８
近傍の液晶によって映像データの表示が行われる。デー
タ信号線１２を駆動するためのコストは、走査信号線１
３を駆動するためのコストよりも大きい。データ信号線
１２の本数が走査信号線１３よりも少ないので、表示装
置全体としてのコストを低減することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パーソナルコンピュー
タ、ワークステーションやワードプロセッサなどのＯＡ
機器に適した表示装置に関する。

【０００２】

【従来の技術】従来からの表示装置の概略的な電気的構
成を図９に示す。液晶表示装置（以下「ＬＣＤ」と略称
する）１は、データ信号線２および走査信号線３によっ
てそれらの交点の画素４が駆動される。データ信号線２
はデータ信号線駆動回路５によって駆動され、走査信号
線３は走査信号線駆動回路６によって駆動される。

【０００３】近年ＬＣＤ１としては、薄膜トランジスタ
（以下（ＴＦＴ）と略称する）を用いたＴＦＴアクティ
ブマトリクス形液晶表示装置（以下「ＴＦＴ−ＬＣＤ」
と略称する）が用いられるようになってきている。この
ようなＴＦＴ−ＬＣＤの１つの画素４は、図９に拡大し
て示すように、ＴＦＴ７および画素電極８を有する。こ
のようなＴＦＴ−ＬＣＤは、たとえばテレビジョン受像
機に用いられるＴＦＴ−ＬＣＤと基本的に同じものであ
る。図９図示のＬＣＤ１は、横６４０×縦４８０ドット
で表示装置を構成しており、アメリカ合衆国のＩＢＭ社
のパーソナルコンピュータ用の表示装置の規格の１つで
あるＶＧＡに従っている。ＬＣＤ１においては、規格に
合わせて横６４０個、縦４８０個、合計３０７２００個
の画素電極８を第１のガラス基板上にマトリクス状に形
成する。このガラス基板上には、６４０本のデータ信号
線２を上下方向に、４８０本走査信号線３を左右方向に
配線する。画素電極８は、それぞれ両信号線２，３の各
交点において、ＴＦＴ７を介してデータ信号線２と接続
される。またＴＦＴ７のゲート電極は走査信号線３と接
続される。各画素電極８と図示しない第２のガラス基板
に形成される対向電極との間隙に封入される液晶層に、
各画素４に個別に独立して電圧を加えて明暗を制御する
ことによって、画像の表示が行われる。

【０００４】図９図示の表示装置の動作原理は次のよう
になる。各データ信号線２には表示の明暗情報をもつデ
ータ信号線が与えられる。同時に、複数の走査信号線３
のうち、ある１本の走査信号線３に選択信号を印加す
る。このとき、その選択された走査信号線３と接続され
たＴＦＴ７がＯＮ状態となる。横１行の画素電極８の群
にＴＦＴ７を介して明暗情報を持ったデータ信号電圧が
印加されると、そのデータ信号電圧に応じて横１行分の
表示がなされる。各画素電極８および対向電極との間に
形成されるコンデンサは、データ信号電圧によって充電
される。選択信号終了以後は、各画素電極に充電された
電圧がそのまま保持される。そして、データ信号のデー
タ更新と同期させて、走査信号線３を一番端（最上部）
の走査信号線３から１本ずつ順々に選択することによっ
て、１画面分の表示が行われる。

【０００５】これらの動作を行うため、走査信号線駆動
回路６は、走査信号線３に選択信号を１本ずつ順々に出
力し、通常シフトレジスタとバッファから成る比較的単
純なデジタル回路によって実現される。一方データ信号
線駆動回路５の主要な機能は、一次元時系列信号として
送られてくる表示データ（ビデオデータ信号）を直並列
変換して、各データ信号線２に分配することである。そ
の構成としては、大別してアナログ方式とデジタル方式
の２通りがある。

【０００６】図１０は、各画素４によって構成される二
次元マトリクスの表示データを示す。ＴＦＴ−ＬＣＤを
用いた従来のＯＡ機器表示システムでは、テレビジョン
のシステムをそのまま流用し、１本の線走査は左右方向
（左から右）に行い、この線走査を最上部から下に向か
って順に行っている。したがって図１０で示されるマト
リクス状に構成された各画素４で表示すべき表示データ
Ｄ１，１〜Ｄ４８０，６４０を、本体機器から表示装置
にビデオデータ信号として伝送する段階は、テレビジョ
ンの伝送形式と同様に行われる。

【０００７】図１１は図１０図示のビデオデータＤ１，
１〜Ｄ４８０，６４０に対応する伝送方法を示す。この
伝送方法では第ｉ行分をＤｉ，１〜Ｄｉ，６４０の横１
行分のデータを１つの単位とし、それを最も上の行から
１行分ずつ順々伝送している。この伝送方法は、表示画
面が縦長であるか横長であるか、あるいは表示画面内に
含まれる画素の数が、縦横どちらが多いかという問題と
は無関係である。ＶＧＡ規格など、パーソナルコンピュ
ータでは横方向の画素数の多い横長の表示画面を用いる
ことが多いけれども、そのような表示システムにおいて
横１行分のデータを１つの単位として順々にデータの伝
送が行われている。

【０００８】

【発明が解決しようとする課題】従来からの、ＴＦＴ−
ＬＣＤを用いた表示装置においては、データ信号線駆動
回路５と走査信号線駆動回路６とによって、それぞれＬ
ＣＤ１を駆動して画像表示を行う。通常両回路とも、大
規模集積回路（略称「ＬＳＩ」）化されたものを使用し
ている。このうち、走査信号線駆動回路６は、比較的単
純なデジタル回路で構成される。これに対しデータ信号
線駆動回路５は、１次元時系列信号として送られてくる
ビデオデータ信号を直並列変換し、各データ信号線２に
分配するため、走査信号線駆動回路６よりもかなり複雑
な回路となる。

【０００９】データ信号線駆動回路５は、アナログ方式
とデジタル方式の２通りに大別される。アナログ方式で
は、アナログ信号として入力されるビデオデータ信号
を、サンプリングすることによって各データ信号線２に
分配する。そのため、データ信号線２の本線と同じ数だ
けサンプリング回路が必要である。デジタル方式では、
駆動回路に入力されるビデオデータ信号はデジタル信号
の形をとる。たとえば８階調表示の表示装置用の駆動回
路では、３ビットすなわち３本の信号が入力される。こ
の入力信号を各データ信号線２に分配するプロセスは、
デジタル信号のままシフトレジスタ等で行われる。しか
しながら画素電極８において液晶を駆動する際には、ア
ナログ電圧で行わなければならない。分配後にデジタル
−アナログ変換を行う必要があるため、やはりデータ信
号線２の本数と同数のデジタル−アナログ変換回路が必
要となる。

【００１０】このように、データ信号線駆動回路５は、
走査信号線駆動６に比べ、より複雑な構成を必要とす
る。なおかつ、そこで扱われるデータ信号は、直接表示
の明暗を左右するため、操作の安定性、均一性も厳しく
求められる。そのため、出力線１本あたりで比較したと
き、ＬＳＩ化されたデータ信号線駆動回路５の価格は、
同じくＬＳＩ化された走査信号線駆動回路６の価格より
もはるかに高価なものとなる。

【００１１】そのうえで、従来のＴＦＴ−ＬＣＤでは、
縦方向、横方向の画素数とは関係なく、テレビジョン受
像機用のビデオデータ信号の伝送手順に基づいて、デー
タ信号線２、走査信号線３の配置方向を決めている。こ
のため、ＶＧＡ規格用の表示装置等、横方向の画素数の
多い表示装置では、データ信号線２の数が走査信号線３
の数より多くなっている。それゆえに、出力線１本あた
りが高価なデータ信号線駆動回路５をより多く用いてお
り、全体的に表示装置が高価なものになってしまう。

【００１２】本発明の目的は上記の点に鑑み、従来の表
示装置と比べて全体的なコストの低いＴＦＴ−ＬＣＤを
用いた表示装置を提供することである。

【００１３】

【課題を解決するための手段】本発明は、一対の信号に
よって駆動される複数の表示素子が第１方向および第２
方向の二次元マトリクス状に配置され、第１方向に配列
される素子数が第２方向に配列される素子数よりも小さ
い表示手段を用いて映像データを表示する表示装置にお
いて、第１方向に配列される素子列のうちから１つの配
列を順次選択して、選択された表示素子に共通に一方の
信号を与えて駆動する走査駆動手段と、第２方向に配列
される各素子列毎に、他方の信号として、各素子列に含
まれている表示素子に映像データを表す信号を共通に与
えて駆動するデータ駆動手段とを含むことを特徴とする
表示装置である。

【００１４】

【作用】本発明に従えば、表示装置は、走査駆動手段と
データ駆動手段とを含み、表示手段を用いて映像データ
を表示する。表示手段は一対の信号によって駆動される
複数の表示素子が第１方向および第２方向に二次元マト
リクス状に配置されて構成される。第１方向に配列され
る素子数は第２方向に配列される素子数よりも小さい。

【００１５】走査駆動手段は、第１方向に配列される素
子列のうちから１つの配列を順次選択して、選択された
表示素子に共通に一方の信号を与えて駆動する。これに
対してデータ駆動手段は、第２方向に配列される各素子
列毎に、他方の信号として映像データを表す信号を、表
示素子列に含まれている各素子に共通に与えて駆動す
る。すなわち第２方向に配列される各素子列を第１方向
に関してはそれぞれ異なる映像データを表す信号によっ
て駆動する必要がある。このためデータ駆動手段は走査
駆動手段よりも各素子列を駆動する駆動回路が高精度か
つ高価なものとなる。データ駆動手段に必要な駆動回路
の数は、走査駆動手段に必要な駆動回路の数よりも少な
くなるので、表示装置全体としての価格を低減させるこ
とができる。

【００１６】

【実施例】図１は、本発明の一実施例の概略的な電気的
構成を示す。ＴＦＴ−ＬＣＤによって実現されるＬＣＤ
１１には、４８０本のデータ信号線１２および６４０本
の走査信号線１３が接続され、ＶＧＡ規格に従った映像
データの表示を行う。データ信号線１２および走査信号
線１３の交点の画素１４は、データ信号線駆動回路１５
からの映像データを表す信号である表示データ信号と、
走査信号線駆動回路１６からの選択信号である走査信号
がともに与えられたときにデータの表示を行う。画素１
４は、第１方向である上下方向には４８０個配列されて
列を構成し、第２方向である左右方向には６４０個配列
されて行を構成する。各画素１４は、ＴＦＴ１７および
画素電極１８によって構成される。ＬＣＤ１１は、第１
のガラス基板上に横６４０個、縦４８０個、合計３０７
２００個の画素１４を第１のガラス基板上にマトリクス
状に形成する。このガラス基板上には、４８０本のデー
タ信号線１２を左右方向に、６４０本の走査信号線１３
を上下方向に配線する。ＬＣＤ１１の左側あるいは右側
にはデータ信号線駆動回路１５が配置され、上側あるい
は下側には走査信号線駆動回路１６が配置される。第１
のガラス基板には、図示しない第２のガラス基板が間隔
をおいて配置され、対向電極が形成される。ガラス基板
間の間隙には液晶層が封入される。

【００１７】図２は、図１図示のデータ信号線駆動回路
１５の表示データ入力線に与えられる信号の伝送方法を
示す。１つの画素に与えられる表示データＤｉ，ｊ自体
は、図１０図示の従来の表示データと同一であるけれど
も、各列毎に送出する点で、図１１図示のように行毎に
送出する従来の方式とは異なる。

【００１８】図３は、図２図示のような表示データ信号
を発生させるシリアル出力回路を示し、図４は図３図示
のシリアル出力回路の動作タイミングを示す。表示デー
タはデュアルポートメモリ２１，２２に予めストアされ
る。デュアルポートメモリ２１，２２の各出力ＳＤ０〜
ＳＤ３はゲート３０〜３７を介してデジタル／アナログ
（以下「Ｄ／Ａ」と略称する）変換回路４０に与えられ
る。Ｄ／Ａ変換回路４０からはアナログ電圧に変換され
た表示データ信号が導出される。

【００１９】図５は、デュアルポートメモリ２１の概略
的な構成を示す。デュアルポートメモリ２２も同一であ
る。デュアルポートメモリ２１には、ランダムアクセス
メモリ（以下「ＲＡＭ」と略称する）４１およびシリア
ルアクセスメモリ（以下「ＳＡＭ」と略称する）４２が
含まれる。ＲＡＭ４１側のポートはランダム・アクセス
信号によってＲＡＭクロックに同期した書込みおよび読
出しが可能である。ＳＡＭ４２側のポートは、シリアル
アクセス信号によってＳＡＭクロックに同期した書込み
および読出しが可能である。ＲＡＭ４１は、ダイナミッ
クＲＡＭとして構成され、メモリセルアレイの１行分の
データを転送単位４３として、ＳＡＭ４２との間で相互
にデータ転送が可能である。このデータ転送時以外は、
ＲＡＭ４１側のポートとＳＡＭ４２側のポートとは相互
に独立に動作することができる。

【００２０】図３図示の回路による読出し動作は、表示
時に１列分となるデータの伝送毎に一連の動作を繰返し
て行う。まず、１列分のデータ伝送の直前にデュアルポ
ートメモリ２１，２２内のＲＡＭ４１からＳＡＭ４２へ
のデータ転送が行われる。この転送モードの認識は、Ｒ
ＡＳ信号の立下り時に行われる。この時ＴＲ／ＯＥ信号
がローレベルであると転送サイクルとなる。このときの
アドレス信号がＲＡＭ４１内の転送単位４３を表すロウ
・アドレスＲＯＷとなる。次にＣＡＳ信号立下り時のア
ドレスであるカラム・アドレスで、転送後のＳＡＭ４２
の頭出し番地を指定する。ＴＲ／ＯＥ信号立上り時にＲ
ＡＭ４１からＳＡＭ４２への転送動作が行われる。

【００２１】例として、１列目（Ｄ１，１〜Ｄ４８０，
１）の転送の前では、ロウ・アドレス「００Ｈ」、カラ
ム・アドレス「００Ｈ」として転送を行う。これによっ
て、ＳＡＭ４２には１列の表示データがＲＡＭ４１から
転送され、かつＤ１，１が出力時の先頭データとなるよ
うに初期設定される。デュアルポートメモリ２１には４
つのＳＡＭ４２が設けられる。前述のＤ１，１は第１の
ＳＡＭの出力ＳＤ０の先頭データとして設定され、他の
ＳＤ１〜ＳＤ３にはＤ２，１〜Ｄ４，１がそれぞれ先頭
に設定される。デュアルポートメモリ２２についても同
様に、ＳＤ０〜ＳＤ３にＤ５，１〜Ｄ８，１がそれぞれ
先頭に設定される。

【００２２】このように転送がなされた後、ＳＡＳ信号
の立上り時に、２つのデュアルポートメモリ２１，２２
の８つの出力ポートＳＤ０〜ＳＤ３には、Ｄ１，１〜Ｄ
８，１の各データが出力される。次の段のバッファゲー
ト３０〜３７を介して、１つずつ順番に選択して１本に
まとめる信号線ＶＩＤｄｉｇには、シリアルデータが送
出される。バッファゲート３０〜３７の選択は、ＯＥ０
〜ＯＥ７を順次ローレベルにすることによって行う。Ｖ
ＩＤｄｉｇ信号は、Ｄ／Ａ変換回路４０によってデジタ
ル信号からアナログ信号に変換される。次にＳＡＳ信号
が立上る時には、Ｄ９，１〜Ｄ１６，１のデータが導出
される。以後ＳＡＳ信号とＯＥ０〜ＯＥ７信号を繰返し
与えて同様の動作を反復することによって、Ｄ１，１〜
Ｄ４８０，１の各データが表示信号として導出される。

【００２３】図２図示の２列目Ｄ１，２〜Ｄ４８０，２
以後のデータについても全く同じであり、ＲＡＭ４１か
らＳＡＭ４２間のデータ転送時に与えるアドレスを適宜
設定することによって、同様に各列に対応したシリアル
データが得られる。たとえば、２列目伝送の前のデータ
の転送時には、ロウ・アドレスとして「００Ｈ」、カラ
ム・アドレスとして「３ＣＨ」（これは１０進数では６
０に等しい）とすればよい。また５列目の場合は、ロウ
・アドレスとして「０１Ｈ」、カラム・アドレスとして
「００Ｈ」、６４０列目は、ロウ・アドレスとして「９
ＦＨ」（これは１０進数の１５９に等しい）、カラム・
アドレスとして「Ｂ４Ｈ」（これは１０進数の１８０に
等しい）とすればよい。

【００２４】図６は図５図示のＲＡＭ４１に対する、表
示データの割当法を示す。デュアルポートメモリ２１，
２２は４部構成であり、２個用いることによって１つの
アドレスに８ビットのデータを収めることができる。し
たがって縦の１列であるｊ列の４８０個のデータＤ１，
ｊ〜Ｄ４８０，ｊはメモリセルアレイの１つの行のうち
の４８０／８＝６０のアドレス空間に割当られる。メモ
リセルアレイのアドレス空間はたとえば２５６×２５６
であり、メモリセルアレイの１行には表示データ４列分
のデータが割当られる。これをメモリセルアレイの６４
０／４＝１６０行にわたって繰返すことによって、６４
０×４８０の全表示データを割当てることができる。

【００２５】図７はデュアルポートメモリ２１，２２に
対するデータの割当状態を示し、図８は各デュアルポー
トメモリ２１，２２のさらに詳しい構成を示す。ＲＡＭ
４１は、４つのメモリセルアレイ５０〜５３に分割され
る。各メモリセルアレイ５０〜５３は、２５６×２５６
のアドレス毎に１ビットのメモリセルを有する。このよ
うなデュアルポートメモリ２１，２２は画像用デュアル
ポートメモリとして各社から供給される。たとえば富士
通株式会社からはＭＢ８１４６として供給される。同様
に、日立株式会社からはＨＭ５３４６１、日本電気株式
会社からはμＰＤ４１２６４、三菱電機株式会社からは
Ｍ５Ｍ４Ｃ２６４、テキサスインスツルメント社からは
ＴＭＳ４４６１などとして、画像用デュアルポートメモ
リとして供給される。

【００２６】本実施例において、データ信号線駆動回路
１５および走査信号線駆動回路１６の動作法は、基本的
に従来からと同様である。デュアルポートメモリ２１，
２２に対するメモリセルアレイのアドレス指定を変更し
ただけでは、それによるコスト上昇は一切ない。データ
信号線１２および走査信号線１３の本数が従来と異なる
ため、各駆動回路１５，１６を動作させるクロック信号
などの周波数が、従来の表示装置の場合に比べ、３／４
または４／３倍となるけれども、その程度の周波数の変
更は実用上何ら問題とはならない。本実施例では、４８
０本という従来と比べて３／４本数のデータ信号線１２
に対して高価なデータ信号線駆動回路１５を設ければよ
いので、走査信号線駆動回路１６が駆動すべき走査信号
線１３が増えることを考慮しても表示装置全体としての
コストを従来と比べて低減することができる。

【００２７】以上の実施例では、４ビット構成の２つの
デュアルポートメモリ２１，２２を用いてデータの記憶
を行っているけれども、このような記憶装置の構成は他
にも様々なパターンが考えられることは勿論である。さ
らに、カラーディスプレイ態様や、階調表示態様の１画
素当りの記憶すべきビット数を増加することも可能であ
ることは勿論である。ＳＡＭとの転送単位である１行の
メモリ空間内に、縦１列分の表示データを割当てること
によって、本実施例の表示装置に即した表示データ信号
を発生させることができる。この際に、複数のメモリ空
間に１列分の表示データを割当てることができることも
勿論である。

【００２８】また、ＶＧＡ規格の表示装置ばかりではな
く、６４０×４００や他の構成であってもよいことは勿
論である。さらに、本実施例では表示手段としてＬＣＤ
１１を用いているけれども発光ダイオード（略称「ＬＥ
Ｄ」）、エレクトロルミネセンス（略称「ＥＬ」）、あ
るいはプラズマディスプレイなどを用いてもよいことは
勿論である。

【００２９】

【発明の効果】以上のように本発明によれば、データ駆
動手段が駆動すべき素子列の数は走査駆動手段が駆動す
べき素子列の数よりも少ない。走査駆動手段が各素子列
を駆動するのに必要なコストはデータ駆動手段が各素子
列を駆動するのに必要なコストよりも小さい。このため
表示装置全体としてのコストを低減させることができ
る。

【図面の簡単な説明】

【図１】本発明の一実施例の概略的な電気的構成を示す
ブロック図である。

【図２】図１図示の実施例における表示データ転送方法
を示すタイムチャートである。

【図３】図１図示の実施例における表示データ信号を発
生させるための概略的な電気的構成を示すブロック図で
ある。

【図４】図３図示の構成の動作を示すタイムチャートで
ある。

【図５】図３図示のデュアルポートメモリ２１の概略的
な構成を示すブロック図である。

【図６】図３図示のデュアルポートメモリ２１，２２に
おける表示データの割当状態を示す図である。

【図７】図３図示のデュアルポートメモリ２１，２２に
おける表示データの割当状態を示す図である。

【図８】図３図示のデュアルポートメモリ２１，２２の
内部の電気的構成を示すブロック図である。

【図９】従来からの表示装置の概略的な電気的構成を示
すブロック図である。

【図１０】図９図示のＬＣＤ１における表示データの構
成を示す図である。

【図１１】図９図示の表示装置に与えられる表示データ
信号の伝送方法を示すタイムチャートである。

【符号の説明】

１１ ＬＣＤ １２ データ信号線 １３ 走査信号線 １４ 画素 １５ データ信号線駆動回路 １６ 走査信号線駆動回路 １７ ＴＦＴ １８ 画素電極 ２１，２２ デュアルポートメモリ ４０ Ｄ／Ａ変換回路 ４１ ＲＡＭ ４２ ＳＡＭ ４３ 転送単位

Claims (1)

【特許請求の範囲】
1. 【請求項１】 一対の信号によって駆動される複数の表
   示素子が第１方向および第２方向の二次元マトリクス状
   に配置され、第１方向に配列される素子数が第２方向に
   配列される素子数よりも小さい表示手段を用いて映像デ
   ータを表示する表示装置において、 第１方向に配列される素子列のうちから１つの配列を順
   次選択して、選択された表示素子に共通に一方の信号を
   与えて駆動する走査駆動手段と、 第２方向に配列される各素子列毎に、他方の信号とし
   て、各素子列に含まれている表示素子に映像データを表
   す信号を共通に与えて駆動するデータ駆動手段とを含む
   ことを特徴とする表示装置。