JPS6066387A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6066387A JPS6066387A JP58173201A JP17320183A JPS6066387A JP S6066387 A JPS6066387 A JP S6066387A JP 58173201 A JP58173201 A JP 58173201A JP 17320183 A JP17320183 A JP 17320183A JP S6066387 A JPS6066387 A JP S6066387A
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、単導体記憶装置に関し、特にスタティックラ
ンダムアクセスメモリの非選択ワード線の電位を安定化
する回路に関する。
ンダムアクセスメモリの非選択ワード線の電位を安定化
する回路に関する。
従来、例えばバイポーラ型のスタティックランダムアク
セスメモリにおいては、メモリセルが高電圧側のワード
線と低電圧τｌｌのワード線との間に接続され、高電圧
側ワード線はワードドライバに接続され、低′に圧１１
１１１のワード線は保持電流を流すための′電流源回路
に接続されていた。そして、ワード線の選択時にはワー
ドドライバによって高電圧側ワード線が選択レベルの高
電位にされてメモリセルに対するデータの読み書きが行
なわれていた。寸だ、ワード線の非選択時にはワードド
ライバの出力が選択時よりは低レベルの電圧すなわち非
選択レベルとされ、高電圧側ワード線からメモリセルお
よび低電圧側ワード線を介して電流源回路に流れ込む保
持電流によって各メモリセルのデータが保持されていた
。
セスメモリにおいては、メモリセルが高電圧側のワード
線と低電圧τｌｌのワード線との間に接続され、高電圧
側ワード線はワードドライバに接続され、低′に圧１１
１１１のワード線は保持電流を流すための′電流源回路
に接続されていた。そして、ワード線の選択時にはワー
ドドライバによって高電圧側ワード線が選択レベルの高
電位にされてメモリセルに対するデータの読み書きが行
なわれていた。寸だ、ワード線の非選択時にはワードド
ライバの出力が選択時よりは低レベルの電圧すなわち非
選択レベルとされ、高電圧側ワード線からメモリセルお
よび低電圧側ワード線を介して電流源回路に流れ込む保
持電流によって各メモリセルのデータが保持されていた
。
しかしながら、前記従来形においては、各ワード線の非
選択時の電圧レベルがワードドライバ前段のアドレスデ
コーダの出力電圧によって定められ、該アドレスデコー
ダの出力電圧の低レベル時の電圧はアドレスデコーダ回
路の負荷抵抗の大きさと該負荷抵抗に流れる電流とによ
って定められるため、半導体記憶装置の製造条件等の相
違による素子特性のばらつきによシ、あるいは１つの半
導体記憶装置内においても各トランジスタおよび抵抗等
の特性のばらつきによ）、ワード線の非選択時の？ｂ：
圧レベルのばらつきが太キ＜外るという不−’ＦｉｌＸ
合があった。また、特に、最近の大容祉の記憶装置にお
いでは各メモリセルの保持電流が極めて小さくなってい
るため前述のようなワード線電位のばらつきにＪ：る影
響が大きくなり非選択ワード線の７征圧レベルが不安定
となり、時としてワード線の二重選択が行なわれるとい
う不都合があった。
選択時の電圧レベルがワードドライバ前段のアドレスデ
コーダの出力電圧によって定められ、該アドレスデコー
ダの出力電圧の低レベル時の電圧はアドレスデコーダ回
路の負荷抵抗の大きさと該負荷抵抗に流れる電流とによ
って定められるため、半導体記憶装置の製造条件等の相
違による素子特性のばらつきによシ、あるいは１つの半
導体記憶装置内においても各トランジスタおよび抵抗等
の特性のばらつきによ）、ワード線の非選択時の？ｂ：
圧レベルのばらつきが太キ＜外るという不−’ＦｉｌＸ
合があった。また、特に、最近の大容祉の記憶装置にお
いでは各メモリセルの保持電流が極めて小さくなってい
るため前述のようなワード線電位のばらつきにＪ：る影
響が大きくなり非選択ワード線の７征圧レベルが不安定
となり、時としてワード線の二重選択が行なわれるとい
う不都合があった。
本発明の目的は、前述の従来形における問題点に鑑み、
半導体記憶装置において、ワード線′岨位に応じて保持
’ｍｉｊ’、流を調節するという構想に基づき、素子特
性のばらつき等によって生ずる非選択ワード線電位のば
らつきおよび不安定化を防止すると共に、ワード）′ハ
の選択状態から非選択状態への切９換わり時に該ワード
線を流れる保持電流を急速に増大してワード巌′亀位の
切シ換えが高速度で行なわれるようにすることにある。
半導体記憶装置において、ワード線′岨位に応じて保持
’ｍｉｊ’、流を調節するという構想に基づき、素子特
性のばらつき等によって生ずる非選択ワード線電位のば
らつきおよび不安定化を防止すると共に、ワード）′ハ
の選択状態から非選択状態への切９換わり時に該ワード
線を流れる保持電流を急速に増大してワード巌′亀位の
切シ換えが高速度で行なわれるようにすることにある。
そして、この目的は、本発明によれば、高′屯圧０１１
］ワード線と低電圧側ワード線との間にメモリセルが接
続され、該高電圧側ワード線の電位に応じて変化する電
圧を出力する電位検出回路と、該電位検出回路の出力電
圧を所定値だけシフトするレベルシフト回路と、該レベ
ルシフト回路出力に応じて低電圧側ワード線を流れる保
持電流を調節する′低流制御回路とを具備することを特
徴とする半導体記憶装置を提供することによって達成さ
れる。
］ワード線と低電圧側ワード線との間にメモリセルが接
続され、該高電圧側ワード線の電位に応じて変化する電
圧を出力する電位検出回路と、該電位検出回路の出力電
圧を所定値だけシフトするレベルシフト回路と、該レベ
ルシフト回路出力に応じて低電圧側ワード線を流れる保
持電流を調節する′低流制御回路とを具備することを特
徴とする半導体記憶装置を提供することによって達成さ
れる。
以下、図面によυ本発明の詳細な説明する。
第１図は、本発明の１実施例に係わる半導体記憶装置を
示す。同図の記憶装置は、エミッタが共通接続されたト
ランジスタＱｌ−１，・・・、Ｑｌ−ｎおよびＱ２．抵
抗Ｒ１，および定電流回路Ｉｓ １を具備するデコーダ
回路と、ワードドライバを構成するトランジスタＱ３と
、該トランジスタＱ３のエミッタに接続された高電圧側
ワードｓｗＬ＋と低電圧側ワード線ＷＬ−との間に接続
されたメモリセル八ＩＣと、各回路１，２．３と、これ
らの各回路１．２．３にそれぞれ接続された定電流回路
ＩＳ、２．ＩＳ３．ＩＳ４等によって構成される。回路
１はエミッタが高電圧側ワード線ＷＬ＋に接続されたク
ランプ用トランジスタＱ ４ 、抵抗Ｒ２、レベルシフ
ト回路ＬＳＩ、およびコレクタが低電圧１則ワード線Ｗ
Ｌ−に接続されたトランジスタＱ５を具備する。また、
回路２はダイオードＤ１によって構成され、回路３はレ
ベル７フタＬＳ２ とコレクタがトランジスタＱ４のコ
レクタと接続されたトランジスタＱ６を具備する。なお
、高電圧事１ｊワード線ＷＬ＋、低雑圧側ワード腺ＷＬ
−メモリセルＭＣ，および各メモリセルＭＣＶＣＷ続さ
れたビット線ＢＬ、ＢＬは共にそれぞれ記憶装置の等量
に応じて複数ずつ設けられているが、第１図においては
図面の簡略化のためこれらは１つずつ示されている。
示す。同図の記憶装置は、エミッタが共通接続されたト
ランジスタＱｌ−１，・・・、Ｑｌ−ｎおよびＱ２．抵
抗Ｒ１，および定電流回路Ｉｓ １を具備するデコーダ
回路と、ワードドライバを構成するトランジスタＱ３と
、該トランジスタＱ３のエミッタに接続された高電圧側
ワードｓｗＬ＋と低電圧側ワード線ＷＬ−との間に接続
されたメモリセル八ＩＣと、各回路１，２．３と、これ
らの各回路１．２．３にそれぞれ接続された定電流回路
ＩＳ、２．ＩＳ３．ＩＳ４等によって構成される。回路
１はエミッタが高電圧側ワード線ＷＬ＋に接続されたク
ランプ用トランジスタＱ ４ 、抵抗Ｒ２、レベルシフ
ト回路ＬＳＩ、およびコレクタが低電圧１則ワード線Ｗ
Ｌ−に接続されたトランジスタＱ５を具備する。また、
回路２はダイオードＤ１によって構成され、回路３はレ
ベル７フタＬＳ２ とコレクタがトランジスタＱ４のコ
レクタと接続されたトランジスタＱ６を具備する。なお
、高電圧事１ｊワード線ＷＬ＋、低雑圧側ワード腺ＷＬ
−メモリセルＭＣ，および各メモリセルＭＣＶＣＷ続さ
れたビット線ＢＬ、ＢＬは共にそれぞれ記憶装置の等量
に応じて複数ずつ設けられているが、第１図においては
図面の簡略化のためこれらは１つずつ示されている。
第２図は、第１図の半導体記憶装置に用いられているメ
モリセルＭＣの１例を示す。同図のメモリセルＭＣは、
マルチエミッタトランジスタＱ７゜Ｑ８、負荷素子とし
てのダイオードＤ２．Ｄ３、そして抵抗Ｒ３，Ｒ４によ
って構成されるフリップフロップ型のものである。この
ようなメモリセルＭＣにデータを沓き込む場合には高電
圧側ワード線ＷＬ＋を選択レベルとした状態で、すなわ
ち選択状態で、書き込みデータに応じていずれかのピッ
） 厭Ｂ ＬまたはＢＬを低レベルに引き下げる。
モリセルＭＣの１例を示す。同図のメモリセルＭＣは、
マルチエミッタトランジスタＱ７゜Ｑ８、負荷素子とし
てのダイオードＤ２．Ｄ３、そして抵抗Ｒ３，Ｒ４によ
って構成されるフリップフロップ型のものである。この
ようなメモリセルＭＣにデータを沓き込む場合には高電
圧側ワード線ＷＬ＋を選択レベルとした状態で、すなわ
ち選択状態で、書き込みデータに応じていずれかのピッ
） 厭Ｂ ＬまたはＢＬを低レベルに引き下げる。
例えば、ビット線ＢＬを低レベルに引き下げた場合には
、トランジスタＱ８がオン、トランジスタＱ７がオフと
なる。データ読み出しは、選択状態においてオン側のト
ランジスタ、例えばＱ８、から対応ビット線ＢＬに流れ
る電流を検出すること等によって行なう。非選択状態に
おいては、高電圧側ワード線ＷＬ＋が非選択レベルに低
下するのでビット線ＢＬ、ＢＬとメモリセルＭＣは分離
され、保持電流によるデータの保持が行なわれる。
、トランジスタＱ８がオン、トランジスタＱ７がオフと
なる。データ読み出しは、選択状態においてオン側のト
ランジスタ、例えばＱ８、から対応ビット線ＢＬに流れ
る電流を検出すること等によって行なう。非選択状態に
おいては、高電圧側ワード線ＷＬ＋が非選択レベルに低
下するのでビット線ＢＬ、ＢＬとメモリセルＭＣは分離
され、保持電流によるデータの保持が行なわれる。
そして、第２図のようなメモリセルを用いた第１図の半
導体記憶装置においては、アドレスデコーダのトランジ
スタＱｌ−１，・・・、Ｑｌ−ｎの各ベースに印加され
るアドレス信号Ａ。、・・・、Ａ、。
導体記憶装置においては、アドレスデコーダのトランジ
スタＱｌ−１，・・・、Ｑｌ−ｎの各ベースに印加され
るアドレス信号Ａ。、・・・、Ａ、。
がスヘて低レベルの場合にこれらのトランジスタＱｌ−
１，・・・、Ｑｌ−ｎがすべてオフとなり、アドレスデ
コーダの出力′電圧が高レベルとなシ、トランジスタＱ
３によって高電圧側ワード線ＷＬ十に選択レベルの高電
圧が印加される。この状態でメモリセルＭＣＫ接続され
たビット線ＢＬまたはＢＬのうちの一方が低レベルとさ
れてデータの書き込みが行なわれ、あるいはメモリセル
ＭＣの記憶データに応じてピント線ＢＬまたはＢＬの一
方に′ば流が流れることによシデータ読み出しが行なわ
れる。この時、高電圧側ワード線ＷＬ＋からメモリセル
ＭＣ，低電圧側ワード線ＷＬ−を流れる電流は回路２の
ダイオードＤ１を介して定電流回路ＩＳ３ に流れ込む
。まだ、トランジスタＱ３のベース電圧が高レベルであ
るから、トランジスタＱ６のベース電圧もレベルシフト
回路ＬＳ２だけシフトされた比較的高い電圧になシ、ト
ランジスタＱ６がオンとなって回路１のトランジスタＱ
４のコレクタを低電圧に引き下げる。したがって、回路
１のトランジスタＱ５のベース電圧も低レベルとなシ該
トランジスタＱ５がカットオフされる。
１，・・・、Ｑｌ−ｎがすべてオフとなり、アドレスデ
コーダの出力′電圧が高レベルとなシ、トランジスタＱ
３によって高電圧側ワード線ＷＬ十に選択レベルの高電
圧が印加される。この状態でメモリセルＭＣＫ接続され
たビット線ＢＬまたはＢＬのうちの一方が低レベルとさ
れてデータの書き込みが行なわれ、あるいはメモリセル
ＭＣの記憶データに応じてピント線ＢＬまたはＢＬの一
方に′ば流が流れることによシデータ読み出しが行なわ
れる。この時、高電圧側ワード線ＷＬ＋からメモリセル
ＭＣ，低電圧側ワード線ＷＬ−を流れる電流は回路２の
ダイオードＤ１を介して定電流回路ＩＳ３ に流れ込む
。まだ、トランジスタＱ３のベース電圧が高レベルであ
るから、トランジスタＱ６のベース電圧もレベルシフト
回路ＬＳ２だけシフトされた比較的高い電圧になシ、ト
ランジスタＱ６がオンとなって回路１のトランジスタＱ
４のコレクタを低電圧に引き下げる。したがって、回路
１のトランジスタＱ５のベース電圧も低レベルとなシ該
トランジスタＱ５がカットオフされる。
次に、アドレスデコーダに入力されるアドレス信号Ａ。
、・・・、Ａｎ−□のうち少なくとも１つが高レベルに
なると、アドレスデコーダのトランジスタＱｌ−１，・
・・ＩＱＩ−ｎのうちの少なくとも１つがオンとなりア
ドレスデコーダの出力が低レベルとなる。すなわち、ア
ドレスデコーダの出力電圧は電源電圧ｖｃｏよシも抵抗
Ｒ１による電圧降下分だけ低い電圧となシ、高電圧側ワ
ード線ＷＬ＋および低電圧側ワード線Ｖｖ’Ｌ−の電位
が低下して非選択状態になる。この場合、回路１のクラ
ンプ用トランジスタＱ４のベースに印加されている基準
電圧ＶＲ２が、アドレスデコーダの低レベルの出力電圧
の電位よシもやや高めに設定されているため高電圧側ワ
ード線ＷＬ＋の電圧はクランプ用トランジスタＱ４によ
って基準電圧ＶＲ２よシも該トランジスタＱ４のベース
エミッタ間電圧分だけ低い非選択レベルの電圧゛にクラ
ンプされる。このように、クランプ用トランジスタ４お
よび基準電圧■Ｒ２によって非選択ワード線の電位をク
ランプすることによシ、デコーダ回路の出方電圧のばら
つき等によって非選択ワード線のは位が変動することを
防止できる。また、非選択状態において高電圧側ワード
１ｌＷＬ十からメモリセルＭＣおよび低電圧側ワード線
ＷＬ−に流れる保持電流はトランジスタＱ５を通シ定軍
流Ｕ１路ＩＳ２に流れ込むが、トランジスタＱ５のベー
スにはクランプ用トランジスタＱ４のコレクタ電圧をレ
ベルシフト回路ＬＳＩによってレベルシフトした電圧が
印加されているから、非選択ワード線の電位変動が一層
強力に抑止されている。すなわち、高電圧側ワード線Ｗ
Ｌ＋の電位が何らかの原因で上昇した場合には、トラン
ジスタＱ４のコレクタ電圧も上昇し、したがってトラン
ジスタＱ５のベース電圧が上昇するから、：％面圧０ｉ
１１ワード栂ｗＬ＋からメモリセルＭＣおよび低電圧側
ワード線ＷＬ−を流れる保持電流がより多くな＃）高電
圧ｉｍ＋２−ド線ＷＬ十等の電圧を引き下げる。すなわ
ち、Ｉ！１１＊１を用いることによって非選択ワード線
の電位が自動的に安定化される。なお、非選択状態にお
いては、回路２のダイオードＤＩおよび回路３のトラン
ジスタＱ６は共にカットオフ状態となっている。
なると、アドレスデコーダのトランジスタＱｌ−１，・
・・ＩＱＩ−ｎのうちの少なくとも１つがオンとなりア
ドレスデコーダの出力が低レベルとなる。すなわち、ア
ドレスデコーダの出力電圧は電源電圧ｖｃｏよシも抵抗
Ｒ１による電圧降下分だけ低い電圧となシ、高電圧側ワ
ード線ＷＬ＋および低電圧側ワード線Ｖｖ’Ｌ−の電位
が低下して非選択状態になる。この場合、回路１のクラ
ンプ用トランジスタＱ４のベースに印加されている基準
電圧ＶＲ２が、アドレスデコーダの低レベルの出力電圧
の電位よシもやや高めに設定されているため高電圧側ワ
ード線ＷＬ＋の電圧はクランプ用トランジスタＱ４によ
って基準電圧ＶＲ２よシも該トランジスタＱ４のベース
エミッタ間電圧分だけ低い非選択レベルの電圧゛にクラ
ンプされる。このように、クランプ用トランジスタ４お
よび基準電圧■Ｒ２によって非選択ワード線の電位をク
ランプすることによシ、デコーダ回路の出方電圧のばら
つき等によって非選択ワード線のは位が変動することを
防止できる。また、非選択状態において高電圧側ワード
１ｌＷＬ十からメモリセルＭＣおよび低電圧側ワード線
ＷＬ−に流れる保持電流はトランジスタＱ５を通シ定軍
流Ｕ１路ＩＳ２に流れ込むが、トランジスタＱ５のベー
スにはクランプ用トランジスタＱ４のコレクタ電圧をレ
ベルシフト回路ＬＳＩによってレベルシフトした電圧が
印加されているから、非選択ワード線の電位変動が一層
強力に抑止されている。すなわち、高電圧側ワード線Ｗ
Ｌ＋の電位が何らかの原因で上昇した場合には、トラン
ジスタＱ４のコレクタ電圧も上昇し、したがってトラン
ジスタＱ５のベース電圧が上昇するから、：％面圧０ｉ
１１ワード栂ｗＬ＋からメモリセルＭＣおよび低電圧側
ワード線ＷＬ−を流れる保持電流がより多くな＃）高電
圧ｉｍ＋２−ド線ＷＬ十等の電圧を引き下げる。すなわ
ち、Ｉ！１１＊１を用いることによって非選択ワード線
の電位が自動的に安定化される。なお、非選択状態にお
いては、回路２のダイオードＤＩおよび回路３のトラン
ジスタＱ６は共にカットオフ状態となっている。
さらに、第１図の記憶装置においては、ワード線ＷＬ＋
およびＷＬ−が選択状態から非選択状態になる場合に、
すなわち高電圧側ワード線ＷＬ−１−の電位が選択レベ
ルから非選択レベルに低下する場合に、トランジスタＱ
４のコレクタ電圧が急速に上昇しトランジスタＱ５の内
部インピーダンスを低下させて高電圧側ワード線ｗＬ十
からメモリセルＭＣを経て低電圧側ワード線ＷＬ−に大
きな保持電流を流す。これにょシ、ワード線電位が急速
に低下し、ワード線の選択状態から非選択状態への切シ
換え動作が極めて高速に行なわれるようになる。
およびＷＬ−が選択状態から非選択状態になる場合に、
すなわち高電圧側ワード線ＷＬ−１−の電位が選択レベ
ルから非選択レベルに低下する場合に、トランジスタＱ
４のコレクタ電圧が急速に上昇しトランジスタＱ５の内
部インピーダンスを低下させて高電圧側ワード線ｗＬ十
からメモリセルＭＣを経て低電圧側ワード線ＷＬ−に大
きな保持電流を流す。これにょシ、ワード線電位が急速
に低下し、ワード線の選択状態から非選択状態への切シ
換え動作が極めて高速に行なわれるようになる。
また、第１図の回路においては、従来各ワード線ごとに
１個ずつ設けられ玉いた保持電流源回路が各ワード線に
共通な１個の定電流回路ＩＳ２ に置き換えられるため
、かつ他の定電流回路ＩＳ３およびＩＳ４も各ワード線
に共通に使用されるため、回路構成が簡略化され集積度
を向上させることが可能に在る。
１個ずつ設けられ玉いた保持電流源回路が各ワード線に
共通な１個の定電流回路ＩＳ２ に置き換えられるため
、かつ他の定電流回路ＩＳ３およびＩＳ４も各ワード線
に共通に使用されるため、回路構成が簡略化され集積度
を向上させることが可能に在る。
第３図は、本発明の他の実施例に係わる半導体記憶装置
を示す。同図の装置は、第１図の装置におけるクランプ
用トランジスタＱ４と抵抗Ｒ２を除去し、ワードドライ
バ用のトランジスタＱ３のコレクタに抵抗Ｒ５を接続し
該抵抗Ｒ５の電圧降下によってワード線電位の検出を行
なうものである。また、レベルシフト回路ＬＳ２ とト
ランジスターＱ６を具備する回路３および定電流回路Ｉ
Ｓ４も除去されている。その他の部分の回路構成は第１
図のものと同じである。
を示す。同図の装置は、第１図の装置におけるクランプ
用トランジスタＱ４と抵抗Ｒ２を除去し、ワードドライ
バ用のトランジスタＱ３のコレクタに抵抗Ｒ５を接続し
該抵抗Ｒ５の電圧降下によってワード線電位の検出を行
なうものである。また、レベルシフト回路ＬＳ２ とト
ランジスターＱ６を具備する回路３および定電流回路Ｉ
Ｓ４も除去されている。その他の部分の回路構成は第１
図のものと同じである。
Ｍ３図の装置においては、選択時にはアドレスデコーダ
の出力すなわちトランジスタＱ、Ｍ）ペース電圧が高レ
ベルになシ、高電圧側ワード線ＷＬ＋の電圧が選択レベ
ルの高電圧とされる。そして、この時トランジスタＱ３
の電圧は抵抗Ｒ５によって電源Ｖ０゜から所定値だけ低
下した値となムこの値の電圧がレベルシフト回路ＬＳ３
を介してトランジスタＱ５のペースに印加されているた
め、トランジスタＱ５は高インピーダンス状態となる。
の出力すなわちトランジスタＱ、Ｍ）ペース電圧が高レ
ベルになシ、高電圧側ワード線ＷＬ＋の電圧が選択レベ
ルの高電圧とされる。そして、この時トランジスタＱ３
の電圧は抵抗Ｒ５によって電源Ｖ０゜から所定値だけ低
下した値となムこの値の電圧がレベルシフト回路ＬＳ３
を介してトランジスタＱ５のペースに印加されているた
め、トランジスタＱ５は高インピーダンス状態となる。
この場合、高電圧側ワード線ＷＬ＋からメモリセルＭＣ
および低電圧側ワード線ＷＬ−を流れる電流はダイオー
ドＤＩを介して定電流回路ＩＳ３ に流れ込む。
および低電圧側ワード線ＷＬ−を流れる電流はダイオー
ドＤＩを介して定電流回路ＩＳ３ に流れ込む。
これに対して、非選択状態においてはアドレスデコーダ
の出力すなわちトランジスタＱ３のベースは低レベルと
なり、高電圧側ワード線ＷＬ＋の電圧が非選択レベルに
低下する。この時、トランジスタＱ３のコレクタ電流が
減少するから抵抗Ｒ５による電圧降下が少なくなりトラ
ンジスタＱ５のベース電圧が高くなる。したがって、ト
ランジスタＱ５のコレクターエミッタ間抵抗が低くなシ
、高電圧側ワード線 低電圧側ワード線ＷＬ−を流れる保持電流がトランジス
タＱ５を介して定′［Ｅ流回路ＩＳ２ に流れ込む。そ
して、このような非選択状態において、なんらかの原因
で高電圧側ワード線ＷＬ＋の′電位が例えば上昇した場
合には、トランジスタＱ３のコレクタ電圧が上昇するた
めトランジスタＱ５（Ｄペース框圧が上昇し該トランジ
スタＱ５のコレクターエミッタ間抵抗を低くする。その
ため、ワード線ＷＬ−から定電流回路ＩＳ２に流れる保
持電流が増加し高電圧倶］ワード線ＷＬ十等の電位を引
き下げる。逆に、何らかの原因によシ高電圧側ワード＃
ｉ！ＷＬ十の電圧が低下した場合は、トランジスタＱ５
のベース′ａＬ圧も低下し保持電流を減少させる。その
ため、高′α圧側ワード線ＷＬ十等の電位が引き上げら
れる。このように、第３図の回路においても、非選択時
に抵抗Ｒ５、レベルシフト回路ＬＳ３およびトランジス
タロ５等の回路にｉ夛高電圧側ワード線ＷＬ十等の′に
位が一定になるように制御される。すなわち、第３図の
回路においては簡単な回路構成によりワード線電位の安
定化を図ることができる。
の出力すなわちトランジスタＱ３のベースは低レベルと
なり、高電圧側ワード線ＷＬ＋の電圧が非選択レベルに
低下する。この時、トランジスタＱ３のコレクタ電流が
減少するから抵抗Ｒ５による電圧降下が少なくなりトラ
ンジスタＱ５のベース電圧が高くなる。したがって、ト
ランジスタＱ５のコレクターエミッタ間抵抗が低くなシ
、高電圧側ワード線 低電圧側ワード線ＷＬ−を流れる保持電流がトランジス
タＱ５を介して定′［Ｅ流回路ＩＳ２ に流れ込む。そ
して、このような非選択状態において、なんらかの原因
で高電圧側ワード線ＷＬ＋の′電位が例えば上昇した場
合には、トランジスタＱ３のコレクタ電圧が上昇するた
めトランジスタＱ５（Ｄペース框圧が上昇し該トランジ
スタＱ５のコレクターエミッタ間抵抗を低くする。その
ため、ワード線ＷＬ−から定電流回路ＩＳ２に流れる保
持電流が増加し高電圧倶］ワード線ＷＬ十等の電位を引
き下げる。逆に、何らかの原因によシ高電圧側ワード＃
ｉ！ＷＬ十の電圧が低下した場合は、トランジスタＱ５
のベース′ａＬ圧も低下し保持電流を減少させる。その
ため、高′α圧側ワード線ＷＬ十等の電位が引き上げら
れる。このように、第３図の回路においても、非選択時
に抵抗Ｒ５、レベルシフト回路ＬＳ３およびトランジス
タロ５等の回路にｉ夛高電圧側ワード線ＷＬ十等の′に
位が一定になるように制御される。すなわち、第３図の
回路においては簡単な回路構成によりワード線電位の安
定化を図ることができる。
このように、本発明によれば、非選択時にワード線電位
を検出して該ワード線電位に基づき保持電流をＩａ節す
るから、簡単な回路にょシ非選択ワード腺の′−位の安
定化を図ることが可能になると共に、選択状態から非選
択状態への変化時点におけるワード線電位の切シ換えを
高速化することが可能になる。
を検出して該ワード線電位に基づき保持電流をＩａ節す
るから、簡単な回路にょシ非選択ワード腺の′−位の安
定化を図ることが可能になると共に、選択状態から非選
択状態への変化時点におけるワード線電位の切シ換えを
高速化することが可能になる。
第１図は本発明の１実施例に係わる半導体記憶装置の概
略の構成を示すブロック回路図、第２図は第１図の装置
に用いられているメモリセルの１例を示す電気回路図、
そして第３図は本発明の他の実施例に係わる半導体記憶
装置の概略の構成を示すブロック回路図である。 ＱＩ Ｉ＋ ＋＋、Ｑｌ ｎ、Ｑ２１ Ｑ３１ ・・・
ｒＱ６；トランジスタ、 ＩＳＩ 、 ＩＳ２ 、 ＩＳ３ 、 Ｉ’Ｓ４ ；定
電流回路、ＬＳＩ、ＬＳ２．ＬＳ３ ；レベルシフト回
路、ＭＣ；メモリセル、 ＤＩ 、Ｄ２ 、Ｄ３ ；ダイオード、Ｒ１，Ｒ２，・
・・、Ｒ５；抵抗、 ＷＬ十 ：高電圧側ワード線、 ＷＬ−；低電圧側ワード線、 ＢＬ、ＢＬ ；ビット線。
略の構成を示すブロック回路図、第２図は第１図の装置
に用いられているメモリセルの１例を示す電気回路図、
そして第３図は本発明の他の実施例に係わる半導体記憶
装置の概略の構成を示すブロック回路図である。 ＱＩ Ｉ＋ ＋＋、Ｑｌ ｎ、Ｑ２１ Ｑ３１ ・・・
ｒＱ６；トランジスタ、 ＩＳＩ 、 ＩＳ２ 、 ＩＳ３ 、 Ｉ’Ｓ４ ；定
電流回路、ＬＳＩ、ＬＳ２．ＬＳ３ ；レベルシフト回
路、ＭＣ；メモリセル、 ＤＩ 、Ｄ２ 、Ｄ３ ；ダイオード、Ｒ１，Ｒ２，・
・・、Ｒ５；抵抗、 ＷＬ十 ：高電圧側ワード線、 ＷＬ−；低電圧側ワード線、 ＢＬ、ＢＬ ；ビット線。
Claims (1)
- 【特許請求の範囲】 高電圧側ワード線と低電圧側ワード線との間にメモリセ
ルが接続され、該高電圧ｌＩ４１１ワード線の電位に応
じて変化する電圧を出力する電位検出回路と、該′闇位
倹を旧Ｉｊｌ路の出力電圧を所定値だけシフトスるレベ
ルシフト回路と、該レベルシフト回路出力に応じて低電
圧１Ｈリワード線を流れる保持電流を調節する電流制御
回路とを具備することを特徴とする半導体ｉ【シ鍾、装
置１ 。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58173201A JPS6066387A (ja) | 1983-09-21 | 1983-09-21 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58173201A JPS6066387A (ja) | 1983-09-21 | 1983-09-21 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6066387A true JPS6066387A (ja) | 1985-04-16 |
Family
ID=15955978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58173201A Pending JPS6066387A (ja) | 1983-09-21 | 1983-09-21 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6066387A (ja) |
-
1983
- 1983-09-21 JP JP58173201A patent/JPS6066387A/ja active Pending
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