JPS6131900B2 - - Google Patents

Description

【発明の詳細な説明】 〔利用分野〕 本発明は揮発性デジタル装置の保護回路に関す
るものであり、とくに非常に小さな待機電力でデ
ータを保持するようにシフトレジスタ、カウンタ
およびランダム・アクセス・メモリなどのような
揮発性メモリ回路の動作停止順序を制御する回路
に関するものである。

〔発明の背景〕

ほとんどのデジタル・メモリはそれに供給され
ている電力が絶たれると、貯えているデータを失
つてしまういわゆる揮発性メモリである。しか
し、最近の半導体回路は、非常に低い直流電圧が
印加され続けており、かつ個々のセルがデータの
読出しや書込みによつて乱されなければ、貯えて
いるデータを保持できる。したがつて、電源が絶
たれた場合や、電源電圧が大幅に低下した時に失
われる貴重なデータを保持するために、そのよう
な電源異常が生じた時に比較的小型のバイアス用
電池を使用できる。

制御できず、しかも望ましくない電圧の変動に
よつてバイポーラ・メモリにとつて極めて不運な
結果をもたらすことがある。たとえば、通常の
TTLマルチエミツタRAMメモリでは、語線電圧
を選択的に非常に小さい値だけ上昇させ、且つビ
ツト線電圧を非常に小さい値だけ選択的に低下さ
せることによつて、データはセルから読出され、
またはセルへ書込まれる。したがつて、メモリセ
ルにその低い待機電力を与えておくだけでは、電
源が絶たれている間に誤つた結果を生ずることが
あるから、データを保持するためには、メモリセ
ルをアドレスしてデータの書込のために用いられ
る周辺回路の動作を適切な順序で、かつ制御され
た速さで停止させ、貯えられているデータが意図
に反して変更させられることを防ぐことが必要で
ある。

〔発明の概要〕

要約すれば、本発明は電源電圧の低下を検出
し、ビツト線を流れる電流を初めに除去してセル
に電力が供給され続けている限りは、そのセルへ
のデータの書込みまたはデータの変更を行なうこ
とを不可能にし、次にそのセルに電力を供給して
いる語ドライバからバイアス電流を除去すること
により、最小のセル電流を維持するのに必要な電
源電圧を最低にする、というような順序で複数の
バイアス回路の動作を停止させる回路を有する。
これらの周辺回路の動作を停止させることによつ
て、電源電圧が低くなつている時の全消費電力量
が減少する。

〔実施例〕

以下、図面を参照して本発明を詳細に説明す
る。

図に示されているのはECL形のマルチエミツ
タ・ランダム・アクセスメモリ・アレイの一部１
０であつて、このアレイ１０はセル１２のような
同一のセルを複数個有する。このセル１２は典型
的なフリツプフロツプ構造に結合される一対の二
重エミツタNPNトランジスタを有する。各トラ
ンジスタのコレクタはコレクタ抵抗を介して語線
１４に結合され、各トランジスタの１つのエミツ
タはビツト線１６，１８の一方接続される。第２
のエミツタは、セル電流スイツチ例えばトランジ
スタ２０のコレクタに共通に接続される。このト
ランジスタ２０は各セルに非アドレス時の待機電
力を与えるセル電流消費器として動作する。他の
セル行にもセル電流スイツチ例えばトランジスタ
２０のような電流消費器が設けられる。

図示のECL形メモリでは、ビツト線１６と１
８にほぼ等しい電圧を維持しつつ、語線１４に印
加する電圧をたとえば3.2Vから4.2Vへ上昇させ
ることによつてビツトすなわちセルを選択してデ
ータを読出す。セルへのデータの書込みは、語線
１４への印加電圧を上昇させて、２本のビツト線
１６または１８の一方に印加される電圧を低下さ
せることによつて行なわれる。こうすることによ
つて最低のエミツタ電圧を有する特定のトランジ
スタが導通状態にされる。

メモリアレイ１０の１番上のセル行に組合わさ
れている語線１４のような各語線は語駆動回路２
２のような語駆動回路に結合される。この語駆動
回路は語線１４へ適切な待機電圧を与え、かつ外
部デコーダからの信号により選択されると語線１
４に印加する電圧を適切な選択レベル（すなわ
ち、アドレス用の電圧レベル）まで上昇させる。

語駆動回路２２は語駆動スイツチを含み、この
スイツチはECL結合されたNPNトランジスタ２
４，２６を備え、これらのトランジスタのエミツ
タはスイツチング・トランジスタ２８のコレクタ
に共通に結合され、このトランジスタのエミツタ
は電流源抵抗３０を介して接地される。トランジ
スタ２４のコレクタは抵抗３２を介してメモリ用
の電源３４に結合され、トランジスタ２４のベー
スは基準電圧源に結合される。トランジスタ２６
のコレクタは抵抗３６を介して電源３４に結合さ
れるとともに、トランジスタ３８のベースに直結
され、トランジスタ３８のコレクタは電源３４に
直結され、エミツタはメモリ１０のセル行に組合
わされている語線１４に接続され、トランジスタ
２６のベースは複数のセル行のうちの１つの行を
選択する外部デコーダに接続される。後で説明す
る理由から、抵抗３６の抵抗値は、トランジスタ
２６が導通状態にある時に約1.2Vの電圧降下を
生ずるように選択される。トランジスタ２８のベ
ースは語駆動回路用バイアス回路４０の出力端子
に接続される。この語駆動回路用バイアス回路４
０は、通常はトランジスタ２８を導通状態にする
ように、トランジスタ２８のベースに制御バイア
ス電圧レベルを与える。語駆動回路用バイアス回
路４０はNPNトランジスタ４２を含み、このト
ランジスタのコレクタは電源３４に結合され、エ
ミツタはトランジスタ２８のベースに直結される
とともに、抵抗４４を介して接地される。トラン
ジスタ４２のベースは抵抗４５を介して電源３４
に接続されるとともに、直列接続されている３個
のNPNトランジスタ４６，４８，５０を介して
接地される。これらのトランジスタ４６，４８，
５０はそれぞれのコレクタとベースが直結され
て、ダイオード結合として用いられる。したがつ
て、正常な動作中はトランジスタ４２のベースは
ダイオード結合されているトランジスタ４６，４
８，５０のベース・エミツタ間電圧の３倍に対応
する電圧によりアース電位よりも高い電位、すな
わち、ほぼ2.1Vの一定電圧レベルに維持され
る。トランジスタ２８のベースに印加されるバイ
アス電圧がほぼ2Vbeすなわち約1.4Vであるよう
に、上記の一定電圧レベルはトランジスタ４２の
ベースとエミツタの間で降下させられる。この
2Vbeの電圧は、トランジスタ２８のベースとエ
ミツタの間で更に降下させられて、トランジスタ
２８のエミツタに現われる電圧レベルはほぼVbe
すなわち0.7Vになる。トランジスタ３８を動作
状態に保持するために、トランジスタ３８のベー
ス電圧をそのエミツタ電圧よりもVbeだけ高い電
圧にせねばならない。そしてメモリのセル１２を
介してセル電流スイツチ２０に接続されているト
ランジスタ３８のエミツタは、Vbeのほぼ2.5倍
の正常な待機バイアスレベルに維持せねばならな
い。したがつて、トランジスタ３８のベース電圧
はアース位よりもおよそ3.5Vbeだけ高くなけれ
ばならない。

語駆動回路２２のトランジスタ３８をその正常
な非アドレシング電圧レベルにバイアスするため
に、そのベースは電源３４の電圧Vccよりも約1V
低くなければならない。前記したように、トラン
ジスタ２８のベースはアース電位より2Vbeの値
にある。トランジスタ３８のベースは電源電圧
Vccより約1.5Vbeだけ低い電位でなければならな
いから、抵抗３６は1.5Vbeだけ電圧降下させな
ければならない。トランジスタ２８のエミツタと
アースとの間に接続されている抵抗３０による電
圧降下はVbeであるから、抵抗３６の抵抗値が抵
抗３０の抵抗値の1.5倍であれば、抵抗３０と３
６に同じ電流が流れた時の抵抗３６による電圧降
下は1.5Vbeである。この条件が満されるものと
し、かつ電源電圧の値が少なくとも5Vbeだとす
ると、語駆動回路２２とメモリ１０に含まれる全
てのトランジスタは動作状態を保つてデータを保
持する。

語駆動回路用バイアス回路４０は第１の電圧検
出器５２により制御される。この電圧検出器５２
は電源の電圧低下を検出し、電源電圧があるしき
い値レベル（第１の低電圧レベル）に低下した時
に語駆動回路用バイアス回路４０の動作を停止さ
せる。この電圧検出器５２にはどのような電圧検
出回路も使用できるが、この実施例ではNPNト
ランジスタ５４と５６を有し、トランジスタ５４
のコレクタは語駆動回路用バイアス回路４０のト
ランジスタ４２のベースに結合され、トランジス
タ５４のエミツタは接地され、ベースはトランジ
スタ５６のコレクタに結合され、トランジスタ５
６のエミツタは接地され、そのコレクタは適当な
抵抗５８を介して電源３４に接続される。トラン
ジスタ５６のベースは、アースと電源３４との間
に直列に接続されている抵抗６０と６１で構成さ
れている分圧器６０と６１の中央に結合される。
抵抗６０と６１との抵抗値の比は、通常は導通状
態になつているトランジスタ５６のベースに加え
られるしきい値電圧レベルを決定する。導通状態
となつている時のトランジスタ５６のコレクタ電
圧はアース電位に非常に近く、そのためにトラン
ジスタ５４は非導通状態にされる。電源３４の電
圧が所定の電圧しきい値以下に下ると、トランジ
スタ５６は非導通状態にされるからそのコレクタ
電圧は電源３４の電圧まで上昇するし、そのため
にトランジスタ５４は導通状態にされる。そうす
るとトランジスタ５４のコレクタ電圧はアース電
位に非常に近くなるから、語駆動回路用バイアス
回路４０の直列トランジスタ４６，４８，５０が
短絡されて、トランジスタ４２は非導通状態にさ
れる。そうすると、語駆動回路２２のトランジス
タ２８が非導通状態にされる。

トランジスタ２８が非導通状態になると、語駆
動回路２２を流れる電流がなくなるために抵抗３
６にも電流が流れなくなるから、その抵抗３６の
端子間に生じていた電圧降下もなくなり、語駆動
回路のトランジスタ３８のベースに高い電圧が印
加されることになる。そうすると語線１４がメモ
リの正常な動作中にアドレスされるかのように、
語線１４にかかる電圧が高くなり（すなわち、異
常時のバイアスレベルとなる）、メモリ１０が誤
つて書込まれる可能性が生じてくる。

メモリに低い電源電圧が供給されている間に、
アドレスされていないメモリセルに誤つて書込み
が行なわれることを防ぐためには、セル行の動作
を停止させる前にセル列の動作を停止させること
が必要である。

メモリ１０はセル１２に組合わされているビツ
ト線１６，１８のようなビツト線によつて相互に
接続される複数の（垂直）セル列を含む。ビツト
線１６，１８とその他の全てのビツト線は、ビツ
ト駆動器・センス増幅器６２のようなビツト駆動
器に接続される。このビツト駆動器・センス増幅
器６２は外部の復号信号と適切な制御信号の制御
の下に、ビツト線１６，１８に適切なレベルの読
出し／書込み信号を与える。ビツト線１６，１８
は制御スイツチ要素たとえばトランジスタ６６，
６８にそれぞれ直列接続されている接地抵抗６
３，６４で構成される適当な電流消費回路網と、
ビツト駆動器・センス増幅器６２とに結合され
る。電流消費回路網に伴つているこれらのトラン
ジスタ６６，６８は、語駆動回路用バイアス回路
４０と同一構造のセンス増幅器バイアス回路７０
からの制御バイアス電圧レベルにより制御され
る。このセンス増幅器バイアス回路７０は第２の
電圧検出器７２によつて制御される。第２の電圧
検出器７２は、それに用いられているしきい値抵
抗７４，７６の抵抗値が、第２の電圧検出器７２
が第１の電圧検出器５２のしきい値電圧レベル
（第１の低電圧レベル）よりも少し高いしきい値
電圧レベル（第２の低電圧レベル）で作動させら
れるように、選択されることを除いて第１の電圧
検出器と同一構造である。

電源電圧が低下するとまず第２の電圧検出器７
２が作動させられ、それによつて電圧検出器７２
はセンス増幅器バイアス回路７０の動作を停止さ
せてトランジスタ６６，６８を非導通状態にし、
それによつてビツト線１６，１８を安定にする。
電圧検出器７２がトリガされた後で、第１の電圧
検出器５２は語駆動回路用バイアス４０の動作を
停止させるとともに、語駆動回路２２のトランジ
スタ２８を非導通状態にする。第２の電圧検出器
７２の動作によつてビツト線１６，１８が閉じら
れた後では、語線１４に与えられている電圧レベ
ルが変化してもメモリのセルに貯えられているデ
ータは何の作用も受けず、そのためにメモリのセ
ルへ誤つて書込みが行なわれることがなくなる。

図に示されているようなECL形メモリにおい
ては、メモリセルを構成する二重エミツタ・トラ
ンジスタの第２のエミツタはセル電流スイツチ２
０のトランジスタのコレクタに共通に接続され
る。セル電流スイツチ２０はNPNトランジスタ
で構成され、そのトランジスタのベースはセル電
流バイアス回路７７のトランジスタ７８のエミツ
タに直結される。このセル電流バイアス回路７７
は、なるべく語駆動回路用バイアス回路４０とセ
ンス増幅器バイアス回路７０と同一構造にする。
セル電流バイアス回路７７の目的は、電源電圧の
上昇により種々の回路が動作を再開するまでメモ
リに貯えられているデータが保持されるように、
メモリ１０の各トランジスタを最低の待機条件に
維持することである。語駆動回路用バイアス回路
４０に関連して先に説明したように、セル電流バ
イアス回路７７は、トランジスタ７８のベースと
アースとの間にダイオード接続で直列接続された
３個のNPNトランジスタを含む。したがつて、
トランジスタ７８のエミツタとセル電流スイツチ
であるトランジスタ２０のベースとが、アース電
位より2Vbeだけ高いレベルであるように、トラ
ンジスタ７８のベースはアース電位より3Vbeだ
け高いレベルにバイアスされる。すなわち、セル
電流スイツチであるトランジスタ２０のベースは
制御バイアス電圧レベルを受ける。トランジスタ
２０を流れる電流はそのコレクタ抵抗によつて少
し減衰させられるから、トランジスタ２０のコレ
クタ電位はほぼ1.5Vbeとなり、その電位はメモ
リのセルのトランジスタのエミツタに印加された
時にそれらのトランジスタを導通状態に保持し
て、メモリのセルに貯えられているデータを保持
する。セル電流バイアス回路７７とメモリ１０の
全てのトランジスタが使用する電流は非常に小さ
く、希望によつては適当な電池やその他のデータ
保持電源によつてその状態を長期間保つことがで
きる。

以上、本発明の一実施例をECL形マルチエミ
ツタ・ランダム・アクセス・メモリセルに関連し
て説明したが、本発明の回路はTTL、ダイオー
ド結合セル、ウイードマン＝バーガー
（Weidmann―Berger）メモリセルその他、個々
のセルがこの明細書で述べたようにして選択され
る任意の種類の揮発性メモリ装置のような他の種
類のメモリに使用できる。

【図面の簡単な説明】

図はECLマルチエミツタRAMメモリに用いら
れている本発明の一実施例の回路図である。 １０…ECL形マルチエミツタ・ランダム・ア
クセス・メモリアレイ、１２…セル、１４…語
線、１６，１８…ビツト線、２０…セル電流スイ
ツチ、２２…語駆動回路、３４…電源、４０…語
駆動回路用バイアス回路、５２…第１の電圧検出
器、６２…ビツト駆動器・センス増幅器、７０…
センス増幅器バイアス回路、７２…第２の電圧検
出器、７７…セル電流バイアス回路。

Claims (1)

1. 【特許請求の範囲】 １ 対応する数の語線およびビツト線対にそれぞ
   れ結合される少なくとも１行および少なくとも１
   列の２進蓄積セルを有する揮発性のメモリに、動
   作バイアスを供給するとともに、データの喪失が
   生じないようにしてその動作バイアスを除くため
   のメモリ制御回路であつて、 前記語線に接続された語駆動回路にして、第１
   の予定の制御バイアス電圧レベルの存在時にはア
   ドレス用の電圧レベル若しくは正常時の待機電圧
   レベルを前記語線に与えるとともに、前記第１の
   予定の制御バイアス電圧レベルの不存在時には、
   前記アドレス用の電圧レベルと前記正常時の待機
   電圧レベルとの間の値をほぼ有する異常時のバイ
   アスレベルを前記語線に与えるように、正常時は
   デコーダからの信号に応じて前記語線に前記アド
   レス用の電圧レベルを与え得るとともに、前記第
   １の予定の制御バイアス電圧レベルにも応動する
   語駆動回路と、 この語駆動回路に接続され、この語駆動回路の
   制御用の前記第１の予定の制御バイアス電圧レベ
   ルを生じる語駆動回路用バイアス回路と、 この語駆動回路用バイアス回路およびメモリ用
   の電源に接続され、このメモリ用の電源の電圧が
   第１の低電圧レベルまで低下した時に、前記語駆
   動回路用バイアス回路を動作不能にする第１の電
   圧検出器と、 前記メモリの前記セルの行中の各セルに接続の
   セル電流スイツチに接続されたセル電流バイアス
   回路にして、第２の予定の制御バイアス電圧レベ
   ルを生じてこれを前記セル電流スイツチに与え、
   それに応じて前記セル電流スイツチが前記各セル
   に記憶されているデータの保持に要する最低限の
   非アドレス時の電力を与えるようにするためのセ
   ル電流バイアス回路と、 アース基準点と前記メモリの各ビツト線対との
   間に設けられた電流消費回路網に伴つている制御
   スイツチ要素にそれの制御のために接続されたセ
   ンス増幅器バイアス回路にして、前記制御スイツ
   チ要素を導通させておくための第３の予定の制御
   バイアス電圧レベルを生じるセンス増幅器バイア
   ス回路と、 このセンス増幅器バイアス回路および前記メモ
   リ用の電源に接続され、前記メモリ用の電源の正
   常な動作電圧と前記第１の低電圧レベルとの間の
   値をもつ第２の低電圧レベルまで前記メモリ用の
   電源の電圧が低下した時に、前記センス増幅器バ
   イアス回路を動作不能にする第２の電圧検出器と
   を備えたメモリ制御回路。 ２ 特許請求の範囲の第１項に記載のメモリ制御
   回路において、前記語駆動回路用バイアス回路
   は、前記メモリ用の電源とアース基準点との間に
   結合されるトランジスタを含み、このトランジス
   タのベースは複数のPN接合によつて前記アース
   基準点の電位よりも高レベルにバイアスされるこ
   とを特徴とするメモリ制御回路。 ３ 特許請求の範囲の第１項に記載のメモリ制御
   回路において、前記語駆動回路用バイアス回路
   は、前記語駆動回路内の通常はオン状態の電流ス
   イツチング素子を制御するために結合され、その
   電流スイツチング素子は前記語駆動バイアス回路
   を前記第１の電圧検出器によつて動作不能とする
   ことにより非導通状態にされることを特徴とする
   メモリ制御回路。