JPS5845115B2 - 半導体メモリ書込回路 - Google Patents
半導体メモリ書込回路Info
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- JPS5845115B2 JPS5845115B2 JP54095346A JP9534679A JPS5845115B2 JP S5845115 B2 JPS5845115 B2 JP S5845115B2 JP 54095346 A JP54095346 A JP 54095346A JP 9534679 A JP9534679 A JP 9534679A JP S5845115 B2 JPS5845115 B2 JP S5845115B2
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- JP
- Japan
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- write
- transistor
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- bit line
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/411—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only
- G11C11/4116—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only with at least one cell access via separately connected emittors of said transistors or via multiple emittors, e.g. T2L, ECL
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は、■２Ｌメモリのビットクランプレベルを書込
データに応じて変化させ、メモリセルの書込特性が非選
択セルの記憶内容に応じて変るのを避けるようにした半
導体メモリ書込回路に関する。
データに応じて変化させ、メモリセルの書込特性が非選
択セルの記憶内容に応じて変るのを避けるようにした半
導体メモリ書込回路に関する。
通常のスタティック型メモリセルは、フリップフロップ
の負荷に抵抗を使用し、また素子構造上トランジスタ間
に分離領域を必要とすることから占有面積が太きい。
の負荷に抵抗を使用し、また素子構造上トランジスタ間
に分離領域を必要とすることから占有面積が太きい。
その上低消費電力化を図るために負荷を高抵抗にすれば
更に１セル当りの占有面積は増大する。
更に１セル当りの占有面積は増大する。
従って、通常のメモリセルを用いて半導体メモリの低電
力化、大容量化を進めるとチップ収率の低下をもたらし
高価格となる。
力化、大容量化を進めるとチップ収率の低下をもたらし
高価格となる。
この点Ｉ２Ｌ （Ｉｎｔｅｇｒａｔｅｄ Ｉｎｊｅ
ｃｔｉｏｎ Ｌｏｇｉｃ ）メモリセルを用いれば半
導体メモリの低電力化、大容量化を図るのに有利である
。
ｃｔｉｏｎ Ｌｏｇｉｃ ）メモリセルを用いれば半
導体メモリの低電力化、大容量化を図るのに有利である
。
■２Ｌメモリセルとしては種々の形式が提案されている
が、基本的にはＰＮＰトランジスタを負荷とした逆動作
のＮＰＮトランジスタによるフリップフロップである。
が、基本的にはＰＮＰトランジスタを負荷とした逆動作
のＮＰＮトランジスタによるフリップフロップである。
その−例を第１図に示す。同図ａは選択時の等価回路、
同図すは非選択時の等価回路、同図Ｃは素子構造を示す
断面図である。
同図すは非選択時の等価回路、同図Ｃは素子構造を示す
断面図である。
同図において、Ｑｌ、Ｑ２はＰＮＰ型の負荷トランジス
タ（インジェクタ）、Ｑ３．Ｑ４は逆動作トランジスタ
であり、これらでフリップフロップを構成する。
タ（インジェクタ）、Ｑ３．Ｑ４は逆動作トランジスタ
であり、これらでフリップフロップを構成する。
Ｑ５ 、Ｑａは読出、書込用の検出トランジスタであり
、トランジスタＱｌ−Ｑ６でメモリセルＭＣを構成する
。
、トランジスタＱｌ−Ｑ６でメモリセルＭＣを構成する
。
ｗ＋、Ｗ−はワード線対、Ｂｏ、 Ｂ、はビット線対で
ある。
ある。
メモリセルＭＣに対する読出、書込はトランジスタＱ５
、Ｑａを順方向動作させて行なうが、ここでは書込時
に焦点を合わせて説明する。
、Ｑａを順方向動作させて行なうが、ここでは書込時
に焦点を合わせて説明する。
今、第１図ａでトランジスタＱ３がオンの記憶状態と仮
定すれば、トランジスタＱ３のベース電流はトランジス
タＱ２から供給され、またコレクタ電流はトランジスタ
Ｑ１ から供給されて同トランジスタＱ３は飽和状態に
ある。
定すれば、トランジスタＱ３のベース電流はトランジス
タＱ２から供給され、またコレクタ電流はトランジスタ
Ｑ１ から供給されて同トランジスタＱ３は飽和状態に
ある。
従って、そのコレクタレベルＶ２が低いためにトランジ
スタＱ４ はオフである。
スタＱ４ はオフである。
この状態で逆の情報を書込むためにはトランジスタＱ５
のエミッタから電流を引き、そのベース電流でトランジ
スタＱ２のコレクタ電流、従ってトランジスタＱ３のベ
ース電流を吸収しトランジスタＱ３を非飽和の方向に移
行させる。
のエミッタから電流を引き、そのベース電流でトランジ
スタＱ２のコレクタ電流、従ってトランジスタＱ３のベ
ース電流を吸収しトランジスタＱ３を非飽和の方向に移
行させる。
この結果ｖ２は上昇するのでトランジスタＱ４ はオン
となり、そのコレクタレベル■１ が低下してトランジ
スタＱ３はオフになる（フリップフロップが逆転する）
。
となり、そのコレクタレベル■１ が低下してトランジ
スタＱ３はオフになる（フリップフロップが逆転する）
。
この書込時にトランジスタＱ、を通してビット線Ｂ。
側へ引く書込電流Ｉｗは所定の書込閾値電流■ｗｔｈを
越えるものでなげればならない。
越えるものでなげればならない。
■ｗｔｈはトランジスタＱ２の電流、換言すればトラン
ジスタＱ１．Ｑ２の共通エミッタに流れるインジェクタ
電流Ｉ ｉｎｊ に依存する。
ジスタＱ１．Ｑ２の共通エミッタに流れるインジェクタ
電流Ｉ ｉｎｊ に依存する。
つまり、ｌ１ｎｊが小さい程■ｗｔｈは小さくて済み、
小さなＩｗで高速書込が可能となる。
小さなＩｗで高速書込が可能となる。
ところでビット線を共通にする非選択ワードに接続され
た非選択セルは、該非選択ワード線が低レベルに設定さ
れるためトランジスタＱ５．Ｑ６が逆方向動作となり、
インジェクタ電流（保持電流）に比例したシンク電流を
オン側に接続された逆方向動作のトランジスタＱ５．Ｑ
６のコレクタ（エミッタとして表示）電流としてビット
線から吸収する。
た非選択セルは、該非選択ワード線が低レベルに設定さ
れるためトランジスタＱ５．Ｑ６が逆方向動作となり、
インジェクタ電流（保持電流）に比例したシンク電流を
オン側に接続された逆方向動作のトランジスタＱ５．Ｑ
６のコレクタ（エミッタとして表示）電流としてビット
線から吸収する。
つまり、トランジスタＱ５またはＱ６のベース、コレク
タ間がオンになりエミッタが高レベルにあるため通常の
エミッタがコレクタとして逆動作する。
タ間がオンになりエミッタが高レベルにあるため通常の
エミッタがコレクタとして逆動作する。
このためＷ−から引かれる保持電流の一部カコレクタと
して作用するエミッタを通してビット線から吸収される
。
して作用するエミッタを通してビット線から吸収される
。
か又るメモリセルＭＣを第２図のようにメモリアレイと
して共通ビット線Ｂ。
して共通ビット線Ｂ。
、Ｂ１に接続すると次のような問題が生ずる。
同図でＭＣ１〜ＭＣｎはそれぞれ第１図と同様に構成さ
れたｎ個のメモリセルで、ワード線は省略しである。
れたｎ個のメモリセルで、ワード線は省略しである。
各メモリセルＭＣ，〜ＭＣｎで斜線を付した部分がオン
側で、白抜き部分がオフ側である。
側で、白抜き部分がオフ側である。
従って、同図ａはセルＭＣＩ （選択されるセルとす
る）とセルＭＣ２〜ＭＣｎ（非選択のセルとする）は異
なる内容であり、同図すは同一内容である。
る）とセルＭＣ２〜ＭＣｎ（非選択のセルとする）は異
なる内容であり、同図すは同一内容である。
第２図ａの場合は、非選択のメモリセルＭＣ２〜ＭＣｎ
に流れるシンク電流■８□〜■ｓｎ の総和ΣＩｓｉが
選択されたメモリセルＭＣ１のオフ側のトランジスタ（
例えば第１図ａのＱ５ ）を通して流れるので、この分
メモリセルＭＣ，のインジェクタＩ ｉｎｊが増加する
。
に流れるシンク電流■８□〜■ｓｎ の総和ΣＩｓｉが
選択されたメモリセルＭＣ１のオフ側のトランジスタ（
例えば第１図ａのＱ５ ）を通して流れるので、この分
メモリセルＭＣ，のインジェクタＩ ｉｎｊが増加する
。
この結果、一定の書込電流では書込パルス幅が増大する
ので書込速度が遅くなる。
ので書込速度が遅くなる。
これに対し第２図すの場合にはΣＩｓｉは書込電流を増
加させるので高速書込が可能である。
加させるので高速書込が可能である。
このように非選択セル群ＭＣ２〜ＭＣｎの内容によって
書込特性にバラツキが生ずるのを防ぐため、従来は第３
図のようにトランジスタＱ７．Ｑ８からなるクランプ回
路ＣＬを設け、ΣＩｓｉをそのトランジスタＱ７側から
流すようにしている。
書込特性にバラツキが生ずるのを防ぐため、従来は第３
図のようにトランジスタＱ７．Ｑ８からなるクランプ回
路ＣＬを設け、ΣＩｓｉをそのトランジスタＱ７側から
流すようにしている。
このクランプ回路ＣＬのバイアスレベル（クランプレベ
ル）Ｖｃは、非選択セルへのΣＩｓｉを充分供給するた
めには十分高いレベルにする必要があるが、反面書込電
流Ｉｗを所望通り選択セルＭＣ１から流出させるために
は十分低いレベルに設定する必要がある。
ル）Ｖｃは、非選択セルへのΣＩｓｉを充分供給するた
めには十分高いレベルにする必要があるが、反面書込電
流Ｉｗを所望通り選択セルＭＣ１から流出させるために
は十分低いレベルに設定する必要がある。
これらの兼ね合いからビット線Ｂ。。Ｂ１ のクランプ
レベルには上下限が存在する。
レベルには上下限が存在する。
上限は第４図に示すように選択セルのトランジスタＱ３
のベースレベルＶ１ かラトランジスタＱ５ の書込電
流Ｉｗに対するベース、エミッタ間電圧ｖＢＥ （Ｑ５
）低下した電位ＶＡであり、下限はトランジスタＱ３
のコレクタレベル■２ からトランジスタＱ６ のカッ
トオフ時のベース、エミッタ間電圧ＶＢＥ（Ｑ５）低下
したレベルｖＢである。
のベースレベルＶ１ かラトランジスタＱ５ の書込電
流Ｉｗに対するベース、エミッタ間電圧ｖＢＥ （Ｑ５
）低下した電位ＶＡであり、下限はトランジスタＱ３
のコレクタレベル■２ からトランジスタＱ６ のカッ
トオフ時のベース、エミッタ間電圧ＶＢＥ（Ｑ５）低下
したレベルｖＢである。
そこでクランプ回路により与えるビット線電位は鎖線で
示すようにＡ、Ｂの中間ｖＭとし、このようになるよう
にクランプレベルＶ。
示すようにＡ、Ｂの中間ｖＭとし、このようになるよう
にクランプレベルＶ。
は該ｖＭよりトランジスタＱ７ のベース、エミッタ間
電圧ｖＢＥ（Ｑ７）だけ高い電圧とする。
電圧ｖＢＥ（Ｑ７）だけ高い電圧とする。
尚、Ｖｌ はＷ＋からトランジスタＱ２のコレクタ、エ
ミッタ間電圧ＶＣＥ （Ｑ２）低下した電位であり、ま
たＶ２はＷ−からトランジスタＱ３のコレクタ、エミッ
タ間電圧Ｖ。
ミッタ間電圧ＶＣＥ （Ｑ２）低下した電位であり、ま
たＶ２はＷ−からトランジスタＱ３のコレクタ、エミッ
タ間電圧Ｖ。
Ｅ（Ｑ３）上昇した電位である。このようにすれば書込
電流Ｉｗは充分選択セルから流出し、且つシンク電流Σ
Ｉｓｉはクランプ回路ＣＬから供給されるので書込特性
の安定化が期待されるがＶＢＥ （Ｑ５ ）とＶＢＥ
（Ｑ６ ）はそれぞれ書込電流時、カットオフ時のＶＢ
Ｅ とい５差があるためＶＢＥ （Ｑ５ ） ＞ＶＢＥ
（Ｑ６ ） テあッテ、実質的には第４図に示すｖｃ
の設定範囲（ＢＩＢｏ′）は狭く、素子のバラツキを考
慮するとノイズマージンが少なく、非選択セルの内容に
基づく書込特性のバラツキを十分補償できないおそれが
ある。
電流Ｉｗは充分選択セルから流出し、且つシンク電流Σ
Ｉｓｉはクランプ回路ＣＬから供給されるので書込特性
の安定化が期待されるがＶＢＥ （Ｑ５ ）とＶＢＥ
（Ｑ６ ）はそれぞれ書込電流時、カットオフ時のＶＢ
Ｅ とい５差があるためＶＢＥ （Ｑ５ ） ＞ＶＢＥ
（Ｑ６ ） テあッテ、実質的には第４図に示すｖｃ
の設定範囲（ＢＩＢｏ′）は狭く、素子のバラツキを考
慮するとノイズマージンが少なく、非選択セルの内容に
基づく書込特性のバラツキを十分補償できないおそれが
ある。
本発明は、非選択セルの記憶内容に起因する書込特性の
バラツキを吸収して書込特性を均一化しようとするもの
で、■２Ｌメモリセルを用いた半導体メモリのビット線
対を書込時にクランプする書込回路において、該書込回
路は、書込データに応じて該ビット線対の各クランプレ
ベルを異ならせ、そして書込電流の流れる側のビット線
電位は選択メモリセルから十分な書込電流が流出するよ
うに低レベルにクランプすると共に、書込電流が流れな
い側のビット線電位は非選択メモリセルへ流入するシン
ク電流が該選択メモリセルから流出しないように高レベ
ルにクランプする回路としてなることを特徴とするもの
であるが、以下図示の実施例を参照しながらこれを詳細
に説明する。
バラツキを吸収して書込特性を均一化しようとするもの
で、■２Ｌメモリセルを用いた半導体メモリのビット線
対を書込時にクランプする書込回路において、該書込回
路は、書込データに応じて該ビット線対の各クランプレ
ベルを異ならせ、そして書込電流の流れる側のビット線
電位は選択メモリセルから十分な書込電流が流出するよ
うに低レベルにクランプすると共に、書込電流が流れな
い側のビット線電位は非選択メモリセルへ流入するシン
ク電流が該選択メモリセルから流出しないように高レベ
ルにクランプする回路としてなることを特徴とするもの
であるが、以下図示の実施例を参照しながらこれを詳細
に説明する。
第５図は本発明の概要を示す図であり、ビット線対Ｂ。
、Ｂ１にそれぞれ介在したクランプ用のトランジスタＱ
７．Ｑ８はそれぞれバイアスレベルＶＣＩ ｔＶＣ２で
制御される。
７．Ｑ８はそれぞれバイアスレベルＶＣＩ ｔＶＣ２で
制御される。
即ち、選択セルＭＣ１に書込を行なう際に書込電流Ｉｗ
の流れるビット線Ｂ。
の流れるビット線Ｂ。
側のバイアスレベルＶｃ２は、■ｗがセルＭＣ１から十
分流出すような低いレベル（下限値はない）とし、且つ
非選択セル群ＭＣ２〜ＭＣｎへ流れるシンク電流■８２
〜■ｓｎの総和ΣＩｓｉがセルＭＣ。
分流出すような低いレベル（下限値はない）とし、且つ
非選択セル群ＭＣ２〜ＭＣｎへ流れるシンク電流■８２
〜■ｓｎの総和ΣＩｓｉがセルＭＣ。
から流出しないように他方のバイアスレベルｖｃ１を十
分高く（上限はない）する。
分高く（上限はない）する。
このようにすれば前述した理由から明らかなようにセル
ＭＣ，への書込特性がセル群ＭＣ２〜ＭＣｎの内容に応
じて変化することは防止される。
ＭＣ，への書込特性がセル群ＭＣ２〜ＭＣｎの内容に応
じて変化することは防止される。
第６図はこれを具体化した本発明の一実施例であり、Ｍ
Ｃは第５図のメモリセルＭＣ，〜ＭＣｎを代表するメモ
リである。
Ｃは第５図のメモリセルＭＣ，〜ＭＣｎを代表するメモ
リである。
トランジスタＱ９ 、Ｑ＋。はライトイネーブルの反転
信号ＷＥと基準電圧ｖＲによるカレントスイッチを構成
し、またトランジスタＱ１□７Ｑ１□、Ｑ１３はライト
イネーブルの反転信号Ｗ１または書込データＤｉｎと基
準電圧ｖＲによるカレントスイッチを構成する。
信号ＷＥと基準電圧ｖＲによるカレントスイッチを構成
し、またトランジスタＱ１□７Ｑ１□、Ｑ１３はライト
イネーブルの反転信号Ｗ１または書込データＤｉｎと基
準電圧ｖＲによるカレントスイッチを構成する。
読出時にはＷｌがＨレベルになるのでトランジスタＱ、
ｔＱ１２はオンになって抵抗Ｒ１，Ｒ２にそれぞれ電流
Ｉ、、Ｉ２が流れる。
ｔＱ１２はオンになって抵抗Ｒ１，Ｒ２にそれぞれ電流
Ｉ、、Ｉ２が流れる。
この結果ＶＣｔｔＶＣ２は第７図に示すように共に低レ
ベルである。
ベルである。
これに対し“°１″データ書込時にはＷＥがＬレベルに
なると共にＤｉｎがＨレベルになるので、トランジスタ
Ｑ＋ｏ ｔ Ｑ１０がオンになる。
なると共にＤｉｎがＨレベルになるので、トランジスタ
Ｑ＋ｏ ｔ Ｑ１０がオンになる。
この結果抵抗Ｒ１には電流が流れないので第７図に示す
ようにＶ。
ようにＶ。
１はＨレベル、ｖｃＪ は電流■２が抵抗Ｒ２を流れる
のでＬレベルのま＼である。
のでＬレベルのま＼である。
こＳで書込電流をビット線Ｂ１ へ流出させるようにす
ればＶ。
ればＶ。
２がメモリセルＭＣの内部レベルに比べて低いので書込
電流がトランジスタＱ８ から供給されることはなく、
十分にメモリセルＭＣから流出する。
電流がトランジスタＱ８ から供給されることはなく、
十分にメモリセルＭＣから流出する。
一方、ビット線Ｂ。
はＶＣｔが高レベルのためトランジスタＱ７ によって
高レベルにクランプされ、従って図示せぬ非選択セルへ
のシンク電流は全てトランジスタＱ７ から供給され、
メモリセルＭＣから流出することはない。
高レベルにクランプされ、従って図示せぬ非選択セルへ
のシンク電流は全てトランジスタＱ７ から供給され、
メモリセルＭＣから流出することはない。
＋１０１１データの書込時には、ＷｌがＬレベルでＤｉ
ｎがＬレベルであるからトランジスタＱｔｏ ＋Ｑ１ｔ
がオンして■ｃ１が低レベル、■ｃ２が高レベルＶＣｏ
に切換れる。
ｎがＬレベルであるからトランジスタＱｔｏ ＋Ｑ１ｔ
がオンして■ｃ１が低レベル、■ｃ２が高レベルＶＣｏ
に切換れる。
従って゛′１″書込時と同様な書込電流、シンク電流の
保証が行なわれる。
保証が行なわれる。
第７図は■ｃ１．Ｖｃ２０レベルを３態様に区分して示
したものでＲ１＝Ｒ２，１ｌ−Ｉ２とすれば書込時には
ｌ ＶＣ，−Ｖｏ２１ ＝Ｒ１１１となる。
したものでＲ１＝Ｒ２，１ｌ−Ｉ２とすれば書込時には
ｌ ＶＣ，−Ｖｏ２１ ＝Ｒ１１１となる。
以上述べたように本発明によれば、書込データに応じて
ビット線のクランプレベルを書込電流の流れる側と流れ
なＬ順りとで異ならせるようにしたので、■２Ｌメモリ
を構成する素子のバラツキに対して余裕ができ、非選択
セル内容によって生ずる書込特性のバラツキを十分に補
償できる利点がある。
ビット線のクランプレベルを書込電流の流れる側と流れ
なＬ順りとで異ならせるようにしたので、■２Ｌメモリ
を構成する素子のバラツキに対して余裕ができ、非選択
セル内容によって生ずる書込特性のバラツキを十分に補
償できる利点がある。
従って、低電力化、大容量化を目指すＩ２Ｌメモリの実
用化を一層確実なものとすることができる。
用化を一層確実なものとすることができる。
第１図ａ、ｂ、ｃはＩ”Ｌ メモリセルの選択時の等価
回路図、非選択時の等価回路図および断面図、第２図ａ
、ｂは選択セルと非選択セルの異なる記憶状態を示す説
明図、第３図は従来のビット線クランプ回路を示す構成
図、第４図は第３図におけるクランプレベルの説明図、
第５図は本発明の概要を示す構成図、第６図は本発明の
一実施例を示す回路図、第１図は本発明におけるクラン
プレベルの説明図である。 図中、ＭＣ、ＭＣ１〜ＭＣｎは■２Ｌメモリセル、Ｂｏ
、Ｂ１はビット線、Ｑ７．Ｑ８はクランプ用トランジス
タ、Ｑ、〜Ｑ１３およびＲ１，Ｒ２はクランプレベル切
換回路を構成するトランジスタおよび抵抗である。
回路図、非選択時の等価回路図および断面図、第２図ａ
、ｂは選択セルと非選択セルの異なる記憶状態を示す説
明図、第３図は従来のビット線クランプ回路を示す構成
図、第４図は第３図におけるクランプレベルの説明図、
第５図は本発明の概要を示す構成図、第６図は本発明の
一実施例を示す回路図、第１図は本発明におけるクラン
プレベルの説明図である。 図中、ＭＣ、ＭＣ１〜ＭＣｎは■２Ｌメモリセル、Ｂｏ
、Ｂ１はビット線、Ｑ７．Ｑ８はクランプ用トランジス
タ、Ｑ、〜Ｑ１３およびＲ１，Ｒ２はクランプレベル切
換回路を構成するトランジスタおよび抵抗である。
Claims (1)
- １ ■２Ｌメモリセルを用いた半導体メモリのビット線
対を書込時にクランプする書込回路において、該書込回
路は、書込データに応じて該ビット線対の各クランプレ
ベルを異ならせ、そして書込電流の流れる側のビット線
電位は選択メモリセルから十分な書込電流が流出するよ
うに低レベルにクランプすると共に、書込電流が流れな
い側のビット線電位は非選択メモリセルへ流入するシン
ク電流が該選択メモリセルから流出しないように高レベ
ルにクランプする回路としてなることを特徴とする、半
導体メモリ書込回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54095346A JPS5845115B2 (ja) | 1979-07-26 | 1979-07-26 | 半導体メモリ書込回路 |
| DE8080302483T DE3070152D1 (en) | 1979-07-26 | 1980-07-22 | Semiconductor memory device including integrated injection logic memory cells |
| EP80302483A EP0023408B1 (en) | 1979-07-26 | 1980-07-22 | Semiconductor memory device including integrated injection logic memory cells |
| US06/171,274 US4398268A (en) | 1979-07-26 | 1980-07-23 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54095346A JPS5845115B2 (ja) | 1979-07-26 | 1979-07-26 | 半導体メモリ書込回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5625287A JPS5625287A (en) | 1981-03-11 |
| JPS5845115B2 true JPS5845115B2 (ja) | 1983-10-07 |
Family
ID=14135109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54095346A Expired JPS5845115B2 (ja) | 1979-07-26 | 1979-07-26 | 半導体メモリ書込回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5845115B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60106439U (ja) * | 1983-12-26 | 1985-07-19 | 株式会社 マキタ電機製作所 | ヘツジトリマ− |
| JPS63129933A (ja) * | 1986-11-21 | 1988-06-02 | 松下電工株式会社 | 剪定機 |
-
1979
- 1979-07-26 JP JP54095346A patent/JPS5845115B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5625287A (en) | 1981-03-11 |
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