JPS619897A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS619897A JPS619897A JP59128900A JP12890084A JPS619897A JP S619897 A JPS619897 A JP S619897A JP 59128900 A JP59128900 A JP 59128900A JP 12890084 A JP12890084 A JP 12890084A JP S619897 A JPS619897 A JP S619897A
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- JP
- Japan
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- current
- transistor
- node
- write
- cell
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- Pending
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- Static Random-Access Memory (AREA)
- Bipolar Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、■２Ｌ型の半導体記憶装置に関し、書き込み
の高速化を図ると共に、読め出し電流を増大させようと
するものである。
の高速化を図ると共に、読め出し電流を増大させようと
するものである。
従来技術と問題点
スタティックメモＩノとして高集積化か図れる１２Ｌセ
ルの基本形は、第１図に示すように負荷にｐｎｐトラン
ジスタＴ’ｌ、Ｔ２を用い、駆動用トランジスタＴ３．
Ｔ４と書き込み・検出用（以下、単に検出用という）ト
ランジスタＴ５．Ｔ６を共通なマルチエミッタ・タイプ
のｎｐｎ トランジスタにし、これらを図示のように接
続してなる。ＷＬはワード線、ＨＬはボールド線（負側
ワード線）、ＢＬ。
ルの基本形は、第１図に示すように負荷にｐｎｐトラン
ジスタＴ’ｌ、Ｔ２を用い、駆動用トランジスタＴ３．
Ｔ４と書き込み・検出用（以下、単に検出用という）ト
ランジスタＴ５．Ｔ６を共通なマルチエミッタ・タイプ
のｎｐｎ トランジスタにし、これらを図示のように接
続してなる。ＷＬはワード線、ＨＬはボールド線（負側
ワード線）、ＢＬ。
Ｗｌばビット線対で、検出用トランジスタＴ！Ｊ。
Ｔ６の各エミッタはこれらのビット線ｉ３Ｌ、ＢＬに接
続される。負荷トランジスタＴ１．Ｔ２のベースば共通
にホールド線ＨＬに接続され、また駆動用トランジスタ
Ｔ３．Ｔ４のベース、エミッタ間は交差接続（クロス・
カップル）されてフリップフロップを構成する。検出用
トランジスタＴ ５ 。
続される。負荷トランジスタＴ１．Ｔ２のベースば共通
にホールド線ＨＬに接続され、また駆動用トランジスタ
Ｔ３．Ｔ４のベース、エミッタ間は交差接続（クロス・
カップル）されてフリップフロップを構成する。検出用
トランジスタＴ ５ 。
Ｔ６のコレクタは共通にホールド線ＨＬに接続されるが
、そのベースは逆側の駆動用Ｉ・ランジスタＴａ、Ｔ３
の各エミッタに接続される。
、そのベースは逆側の駆動用Ｉ・ランジスタＴａ、Ｔ３
の各エミッタに接続される。
ワード線ＷＬをＨ（ハイ）レベルにしてこのセルを選択
し、ピント線ＢＬ、ＢＬを通して書き込みまたは読み出
しが行われる。書き込みはビット線ＢＬ、Ｂ工の一方を
Ｈ１他方をＬ（ロー）にすることで行われる。例えば、
トランジスタＴ４がオフ、Ｔ ３がオンの状態、従って
Ｔ４のエミッタノードＮ１がＨ，Ｔ３のエミッタノード
Ｎ２がＬの状態で逆のデータを書き込む場合には、ビッ
ト線ＢＬをり、ＢＬをＨにする。ビット線ＢＬがＬにな
るとＮ ＋ ＝ Ｈのため検出用］・ランジスクＴ５に
ヘ−スミ流ＩＢが流れ、該トランジスタをオンにす−る
。このとき「ニーＨで、検出用トランジスタＴ６には電
流が流れない。やがてトランジスタＴ５のベース電流Ｉ
ＢでノードＮ１の電荷が放電されると該ノード従ってト
ランジスタＴ３のへ一ス電位があって該トランジスタは
オフになる。トランジスタＴ３がオフになるとノードＮ
２はＨになるのでトランジスタＴ４がオンになり、Ｎ
＋ ＝Ｌ、Ｎ２＝Ｈに確定する。こうして状態反転、従
って書込みが行なわれる。
し、ピント線ＢＬ、ＢＬを通して書き込みまたは読み出
しが行われる。書き込みはビット線ＢＬ、Ｂ工の一方を
Ｈ１他方をＬ（ロー）にすることで行われる。例えば、
トランジスタＴ４がオフ、Ｔ ３がオンの状態、従って
Ｔ４のエミッタノードＮ１がＨ，Ｔ３のエミッタノード
Ｎ２がＬの状態で逆のデータを書き込む場合には、ビッ
ト線ＢＬをり、ＢＬをＨにする。ビット線ＢＬがＬにな
るとＮ ＋ ＝ Ｈのため検出用］・ランジスクＴ５に
ヘ−スミ流ＩＢが流れ、該トランジスタをオンにす−る
。このとき「ニーＨで、検出用トランジスタＴ６には電
流が流れない。やがてトランジスタＴ５のベース電流Ｉ
ＢでノードＮ１の電荷が放電されると該ノード従ってト
ランジスタＴ３のへ一ス電位があって該トランジスタは
オフになる。トランジスタＴ３がオフになるとノードＮ
２はＨになるのでトランジスタＴ４がオンになり、Ｎ
＋ ＝Ｌ、Ｎ２＝Ｈに確定する。こうして状態反転、従
って書込みが行なわれる。
この書き込み時にビット線ＢＬに流れる電流１ｗはベー
ス電流ＩＢのｈ ＦＥ倍である。しかし、ノードＮ１の
電荷放電に寄与する電流ばあ（までベース電流ＩＢであ
るから書込み電流を基準にずればその１ ／ ｈ ＦＥ
でしかなく、大きくしにくい。従って書き込み時間は長
（なる。
ス電流ＩＢのｈ ＦＥ倍である。しかし、ノードＮ１の
電荷放電に寄与する電流ばあ（までベース電流ＩＢであ
るから書込み電流を基準にずればその１ ／ ｈ ＦＥ
でしかなく、大きくしにくい。従って書き込み時間は長
（なる。
読み出し時には、ビット線ＢＬ、ＢＬの電位を等しく
（Ｈ，Ｌの中間値）していずれの側に電流が流れるか
を検出する。上記の書き込み動作前と同様にＮ ＋ ＝
Ｈ，Ｎ ２ ＝Ｌとすると、検出用トランジスタＴ５例
のピント線ＢＬに読み出し電流ＩＲが流れる。しかし、
この電流ＪＲが書き込み電流１ｗを同様に大きな値であ
ると、ベース電流ＩＢによってノードＮ１の電荷を放電
し過ぎて誤書き込みの原因になる。このため、読み出し
時のベース電流ＩＢを制限する必要があり、この結果読
み出し電流ＩＲを大きくできない欠点がある。
（Ｈ，Ｌの中間値）していずれの側に電流が流れるか
を検出する。上記の書き込み動作前と同様にＮ ＋ ＝
Ｈ，Ｎ ２ ＝Ｌとすると、検出用トランジスタＴ５例
のピント線ＢＬに読み出し電流ＩＲが流れる。しかし、
この電流ＪＲが書き込み電流１ｗを同様に大きな値であ
ると、ベース電流ＩＢによってノードＮ１の電荷を放電
し過ぎて誤書き込みの原因になる。このため、読み出し
時のベース電流ＩＢを制限する必要があり、この結果読
み出し電流ＩＲを大きくできない欠点がある。
上述したＩ２Ｌセルの２つの欠点はいずれもセル内部電
位の読取り、反転を検出用トランジスタＴ５゜Ｔ６のベ
ース電流ＩＢで行なう点に起因する。第２図はこの点を
改善した従来のＩ２Ｌセルの等価回路図である。このセ
ルでは検出用トランジスタＴ５゜Ｔ６をトランスファー
ゲートの様にして用い、それらのコレクタ電流Ｔｃでセ
ル内部電位の読取り、反転を制御している。即ち、やは
りノードＮ１はＨ，Ｎ２はＬとし、てこの状態で書込み
を行なうには、ＢＬ−旧 １１−Ｌとする。ＢＬ＝Ｈに
よりトランジスタＴ５がオンになり、そのコレクタ電流
ＩＣがノードＮ２に電荷を注入してこれをＨにし、トラ
ンジスタＴ４をオフ、ノードＮ１をし、トランジスタＴ
３をオフにする。読取りはＢＬ。
位の読取り、反転を検出用トランジスタＴ５゜Ｔ６のベ
ース電流ＩＢで行なう点に起因する。第２図はこの点を
改善した従来のＩ２Ｌセルの等価回路図である。このセ
ルでは検出用トランジスタＴ５゜Ｔ６をトランスファー
ゲートの様にして用い、それらのコレクタ電流Ｔｃでセ
ル内部電位の読取り、反転を制御している。即ち、やは
りノードＮ１はＨ，Ｎ２はＬとし、てこの状態で書込み
を行なうには、ＢＬ−旧 １１−Ｌとする。ＢＬ＝Ｈに
よりトランジスタＴ５がオンになり、そのコレクタ電流
ＩＣがノードＮ２に電荷を注入してこれをＨにし、トラ
ンジスタＴ４をオフ、ノードＮ１をし、トランジスタＴ
３をオフにする。読取りはＢＬ。
ＢＬ共に同じレヘル（セル内部のＨ，Ｌの中間レヘル）
とし、どちらから電流が流出するかを見る。
とし、どちらから電流が流出するかを見る。
Ｎ ＋ ＝Ｈ，Ｎ ２ ＝Ｌなら流出するのはＢＬ側で
、これが読取り電流ＩＲとなる。
、これが読取り電流ＩＲとなる。
しかし、この方式では選択ワード線内のすべてのセルか
ら電流が流出する為Ｉ Ｐ、をあまり大きな値にできな
い。また、検出用トランジスタＴ５゜Ｔ６のベースが共
にボールド線ＨＬに接続されて常に一定であり、セル内
部の電位即ちノードＮ Ｉ。
ら電流が流出する為Ｉ Ｐ、をあまり大きな値にできな
い。また、検出用トランジスタＴ５゜Ｔ６のベースが共
にボールド線ＨＬに接続されて常に一定であり、セル内
部の電位即ちノードＮ Ｉ。
Ｎ２の電位を充分利用しているとは言えない。
発明の目的
本発明は、上述したＩ２Ｌセルの欠点を更に改善して、
書き込み時間が短く、また読み出し電流の大きな■２Ｌ
セルを実現しようとするものである。
書き込み時間が短く、また読み出し電流の大きな■２Ｌ
セルを実現しようとするものである。
発明の構成
本発明は、一対の負荷トランジスタと一対の駆動用トラ
ンジスタとでフリップフロップを構成し、該フリップフ
ロップの一対の出力端と一対のヒツト線との間にそれぞ
れ検出用トランジスタを接続してなるＩ”Ｌセルを有す
る半導体記憶装置においで、各検出用トランジスタのエ
ミッタを各々のピント線に接続し、またそれらのコレク
タとベースは該フリップフロップの両出力端にそれぞれ
接続して、該検出用トランジスタのコレクタ電流がセル
書き込み電流及び読み出し電流になるように構成してな
ることを特徴とするが、以下図示の実施例を参照しなが
らこれを詳細に説明する。
ンジスタとでフリップフロップを構成し、該フリップフ
ロップの一対の出力端と一対のヒツト線との間にそれぞ
れ検出用トランジスタを接続してなるＩ”Ｌセルを有す
る半導体記憶装置においで、各検出用トランジスタのエ
ミッタを各々のピント線に接続し、またそれらのコレク
タとベースは該フリップフロップの両出力端にそれぞれ
接続して、該検出用トランジスタのコレクタ電流がセル
書き込み電流及び読み出し電流になるように構成してな
ることを特徴とするが、以下図示の実施例を参照しなが
らこれを詳細に説明する。
発明の実施例
第３図は本発明の一実施例を示す回路図で、ｌ・ランジ
スタＴ ＋ ” Ｔ ４によるフリップフロップ構成は
第２図と変らない。しかし、検出用ｐｎｐトランジスタ
Ｔ５．Ｔ６のベースはそれぞれノードＮ２゜Ｎ１に接続
し、またコレクタは逆のノードＮ＋。
スタＴ ＋ ” Ｔ ４によるフリップフロップ構成は
第２図と変らない。しかし、検出用ｐｎｐトランジスタ
Ｔ５．Ｔ６のベースはそれぞれノードＮ２゜Ｎ１に接続
し、またコレクタは逆のノードＮ＋。
Ｎ２に接続する。このようにするとトランジスタＴ５．
Ｔ６のベース電位は一定ではなくノードＮ ２ 。
Ｔ６のベース電位は一定ではなくノードＮ ２ 。
Ｎ１の電位に応して変化する。
今、書き込み動作を考えると、例えばＮ２＝Ｌ。
Ｎ＋＝Ｈの状態で、ＢＬ＝Ｌ、 ローＨ（ＮｌのＨよ
りは高い）にすると、トランジスタＴ６がオンになって
ビット線れからトランジスタＴ６のコレクタ、エミッタ
間を通してノードＮ２に書き込み電流Ｊｗが流れ、該ノ
ートの電位を持ち上げる。この結果トランジスタＴ４が
オンになるとノードＮ＋がＬになり、トランジスタＴ３
がオフになってノーＦＮ２のＨが確定する。このとき流
れる書き込み電流１ｗは検出用トランジスタＴ６のコレ
クタ電流であるから、ノードＮ２の電位変化は短時間で
完了する。
りは高い）にすると、トランジスタＴ６がオンになって
ビット線れからトランジスタＴ６のコレクタ、エミッタ
間を通してノードＮ２に書き込み電流Ｊｗが流れ、該ノ
ートの電位を持ち上げる。この結果トランジスタＴ４が
オンになるとノードＮ＋がＬになり、トランジスタＴ３
がオフになってノーＦＮ２のＨが確定する。このとき流
れる書き込み電流１ｗは検出用トランジスタＴ６のコレ
クタ電流であるから、ノードＮ２の電位変化は短時間で
完了する。
一方、読み出し時にはビ・７ト線ＢＬ、ＢＬをいずれも
Ｈ（セル内部ノートのＨよりや−高い）にする。各ノー
ドの電位が書き込み時と同様Ｎ ＋ ＝Ｈ，Ｎ２ミＬと
するとトランジスタＴ５がオンになって読出し電流ＩＲ
が流れる。この読み出し電流ＩＲはトランジスタＴ５の
コレクタ電流でありセルデータを破壊しないので、従っ
て読み出し電流を大にすることができる。そしてこの読
み出し電流ＩＲはノードＮ１へ流れるが、ノー１”Ｎｌ
はもともとＨであるから該ＩＲが大きくても誤書き込み
の心配はない。読み出し時のビット線ＢＬ。
Ｈ（セル内部ノートのＨよりや−高い）にする。各ノー
ドの電位が書き込み時と同様Ｎ ＋ ＝Ｈ，Ｎ２ミＬと
するとトランジスタＴ５がオンになって読出し電流ＩＲ
が流れる。この読み出し電流ＩＲはトランジスタＴ５の
コレクタ電流でありセルデータを破壊しないので、従っ
て読み出し電流を大にすることができる。そしてこの読
み出し電流ＩＲはノードＮ１へ流れるが、ノー１”Ｎｌ
はもともとＨであるから該ＩＲが大きくても誤書き込み
の心配はない。読み出し時のビット線ＢＬ。
ＢＬのＨレベルは、セル内部のＨレベルよりトランジス
タのエミッタ・ベース間電圧ＶＢＥ以」二高くはないよ
うにすればトランジスタＴ５がオンになることはない。
タのエミッタ・ベース間電圧ＶＢＥ以」二高くはないよ
うにすればトランジスタＴ５がオンになることはない。
第４図は、検出用トランジスタＴ５．Ｔ６をｎｐｎ型に
しそのコレクタ及びベースを第３図と逆にした、即ちベ
ースを相手側ノードへそしてコレクタを自己側のノード
へ接続した本発明の他の実施例を示す。この実施例では
第３図とは逆に書き込み電流Ｉｗおよび読み出し電流Ｉ
Ｒをともにセル内部から引き抜く、即ち書き込み電流Ｉ
ｗはＩ（側のノートから引き抜き、読み出し電流ＩＲは
Ｌ側のノートから引き抜く。例えば書き込み動作では、
Ｎ １＝Ｈ，Ｎ ２ ＝ＬのときＢＬ＝Ｈ，ＢＬ＝Ｌ（
Ｎ２のしより低い）にするとトランジスタＴ６がオンに
なって図示のように書き込み電流１ｗが流れ、ノードＮ
＋をＬに引き込む。この結果トランジスタＴ３がオフし
てＮ ２ ＝Ｈ’、 Ｎ １＝Ｌに反転する。これに対
し読み出し動作ではＢＬ、Ｂ王を共にＬ（セル内部のノ
ードのＬよりＶＢＥ下げたものよりはＨ）にする。この
ときＮ ＋ −Ｈ，Ｎ ２＝ＬであればトランジスタＴ
５かオンになって図示のように読み出し電流■Ｒが流れ
る。この読み出し電流ＩＲはＬ側から流れ出すので第３
図と同様誤書き込みの原因にならない。また書き込み時
及び読み出し時とも書き込み読み出し動作に寄与するの
はコレクタ電流であり、ベース電流ではない。
しそのコレクタ及びベースを第３図と逆にした、即ちベ
ースを相手側ノードへそしてコレクタを自己側のノード
へ接続した本発明の他の実施例を示す。この実施例では
第３図とは逆に書き込み電流Ｉｗおよび読み出し電流Ｉ
Ｒをともにセル内部から引き抜く、即ち書き込み電流Ｉ
ｗはＩ（側のノートから引き抜き、読み出し電流ＩＲは
Ｌ側のノートから引き抜く。例えば書き込み動作では、
Ｎ １＝Ｈ，Ｎ ２ ＝ＬのときＢＬ＝Ｈ，ＢＬ＝Ｌ（
Ｎ２のしより低い）にするとトランジスタＴ６がオンに
なって図示のように書き込み電流１ｗが流れ、ノードＮ
＋をＬに引き込む。この結果トランジスタＴ３がオフし
てＮ ２ ＝Ｈ’、 Ｎ １＝Ｌに反転する。これに対
し読み出し動作ではＢＬ、Ｂ王を共にＬ（セル内部のノ
ードのＬよりＶＢＥ下げたものよりはＨ）にする。この
ときＮ ＋ −Ｈ，Ｎ ２＝ＬであればトランジスタＴ
５かオンになって図示のように読み出し電流■Ｒが流れ
る。この読み出し電流ＩＲはＬ側から流れ出すので第３
図と同様誤書き込みの原因にならない。また書き込み時
及び読み出し時とも書き込み読み出し動作に寄与するの
はコレクタ電流であり、ベース電流ではない。
発明の効果
以上述べたように本発明によれば、Ｉ２Ｌメモリの書き
込み時間を短縮し、また読み出し電流を増大できる利点
がある。
込み時間を短縮し、また読み出し電流を増大できる利点
がある。
第１図および第２図は従来の１２Ｌセルの異なる回路図
、第３図および第４図は本発明の異なる実施例を示す回
路図である。 図中、ＴＩ、Ｔ２は負荷トランジスタ、Ｔ ３ 。 Ｔ４は駆動用トランジスタ、Ｔ５．Ｔ６は検出用トラン
ジスタ、ＢＬ、ＢＬはビット線である。
、第３図および第４図は本発明の異なる実施例を示す回
路図である。 図中、ＴＩ、Ｔ２は負荷トランジスタ、Ｔ ３ 。 Ｔ４は駆動用トランジスタ、Ｔ５．Ｔ６は検出用トラン
ジスタ、ＢＬ、ＢＬはビット線である。
Claims (1)
- 一対の負荷トランジスタと一対の駆動用トランジスタ
とでフリップフロップを構成し、該フリップフロップの
一対の出力端と一対のビット線との間にそれぞれ検出用
トランジスタを接続してなるＩ＾２Ｌセルを有する半導
体記憶装置において、各検出用トランジスタのエミッタ
を各々のビット線に接続し、またそれらのコレクタとベ
ースは該フリップフロップの両出力端にそれぞれ接続し
て、該検出用トランジスタのコレクタ電流がセル書き込
み電流及び読み出し電流になるように構成してなること
を特徴とするＩ＾２Ｌ型の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59128900A JPS619897A (ja) | 1984-06-22 | 1984-06-22 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59128900A JPS619897A (ja) | 1984-06-22 | 1984-06-22 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS619897A true JPS619897A (ja) | 1986-01-17 |
Family
ID=14996130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59128900A Pending JPS619897A (ja) | 1984-06-22 | 1984-06-22 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS619897A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5276638A (en) * | 1991-07-31 | 1994-01-04 | International Business Machines Corporation | Bipolar memory cell with isolated PNP load |
-
1984
- 1984-06-22 JP JP59128900A patent/JPS619897A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5276638A (en) * | 1991-07-31 | 1994-01-04 | International Business Machines Corporation | Bipolar memory cell with isolated PNP load |
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