JPS63183683A

JPS63183683A - 半導体記憶装置

Info

Publication number: JPS63183683A
Application number: JP62014042A
Authority: JP
Inventors: Kazuhiko Kajitani; 一彦梶谷
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-01-26
Filing date: 1987-01-26
Publication date: 1988-07-29

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は半導体記憶装置に関し、例えばキャッシュ・
メモリとして使用される高速ＲＡＭ　（ランダム・アク
セス・メモリ）に利用して有効な技術に関するものであ
る。

〔従来の技術〕

キャッシュ・メモリは、主記憶装置に格納されているプ
ログラムやデータの一部を一時的に保持する記憶装置で
、通常の主記憶装置へのアクセスより更に高速のアクセ
スが可能なメモリである。

キャッシュ・メモリを用いると主記憶装置よりも早いキ
ャッシュ・メモリへのアクセスに置き換えられるので、
実行される命令や参照するデータがこのキャッシュ・メ
モリに存在しているほど高速処理の効果が期待できる。

このようなキャッシュ・メモリに関しては、例えば、日
経マグロウヒル社１９８５年３月１１日付「日経エレク
トロニクス１頁１５９〜頁２３１がある。

〔発明が解決しようとする問題点〕

上記キャッシュ・メモリは、主記憶装置からロードされ
たデータ又はプログラムに書き込みが行われなかったと
き、それ主記憶装置のもとのページに転送する必要がな
いから、直ちに次のページのデータのロードを行うこと
ができる。これによって、キャッシュ・メモリと主記憶
装置間でのデ−夕転送が省略できるため、高速処理化が
図られる。しかしながら、このような機能を実現するた
めには、キャッシュ・メモリに対する書き込み履歴を管
理するソフトウェア又はハードウェアが必要になるもの
である。

この発明の目的は、書き込み履歴機能を付加した半導体
記憶装置を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
をＭ≠に説明すれば、下記の通りである。

すなわち、外部から供給される所定の信号によって一方
の状態にされ、書き込みモードにされることによって他
方の状態にされる記憶回路を設けて、所定メモリアクセ
スによりと記記憶回路の記憶状態を外部端子から出力さ
せるようにするものである。

〔作　用〕

上記した手段にれば、書き込みが行われた否かを、記憶
装置に内蔵される記憶回路の読み出しによって知ること
ができるから、書き込み履歴を保持するためのソフトウ
ェア又は専用のハードウェアが不用になる。

〔実施例〕

第り図には、この発明が適用されたバイポーラ型ＲＡＭ
の一実施例の回路図が示されている。同図のＲＡＭは、
公知の半導体集積回路の製造技術によって、特に制限さ
れないが、華結晶シリコンのような１個の半導体基板上
において形成される。

端子ＸＯないしＸｋ、ＹＯないしＹ　ｊ、　Ｄｏｕｔ　
。

Ｄｉｎ、　　ＣＳ、　ＷＦ、、　　Ｆ　Ｆ、、　　−Ｖ
ｅｅ及びＧＮＤは、その外部端子とされる。

この実施例のメモリセルは、特に制限されないが、大き
な電流値にされた読み出し電流に対する保持電圧の減少
を少なくするために、例えばその１つのメモリセルＭＣ
０Ｏの具体的回路が代表として示されているように、そ
のベース、コレクタ間が互いに交差結線された駆動ＮＰ
Ｎ）ランジスタＱｌ、Ｑ２と、そのコレクタにそれぞれ
設けられたＰチャンネル型負荷ＭＯ３ＦＥＴＭ２．Ｍｌ
と、これらの負荷ＭＯ５ＦＦ、ＴＭ１．Ｍ２に並列形態
に設けられたクランプ用シａｙトキーダイオード５Ｔ）
１．ＳＤ２とで構成されたフリップフロップ回路が用い
られる。上記負荷ＭＯ５ＦＥＴＭｌとＭ２を可変砥抗素
子として作用させるために、その基板ゲート、言い換え
るならば、チャンネル（バックゲート）領域は、互いに
他方のトランジスタＱ１．Ｑ２のコレクタに結合される
。

すなわち、トランジスタＱ１に対応した負荷は、そのコ
レクタに結合される負荷ＭＯ３ＦＥＴＭ２とされ、その
基板ゲートはトランジスタＱ２のコレクタに結合される
。同様に、トランジスタＱ２に対応した負荷は、そのコ
レクタに結合される負荷ＭＯ３ＦＥＴＭＩとされ、その
基板ゲートはトランジスタＱ１のコレクタに結合される
ものである。また、上記ＰチャンネルＭＯ３ＦＰ、ＴＭ
ＩとＭ２は、そのチャンネル領域にその実質的な基板と
逆導電型であるＰ型の不純物が選択４人されることによ
って、実質的にディプレッションモードとして動作させ
られる。

上記駆動ＮＰＮ）ランジスタＱ１．Ｑ２は、特に制限さ
れないが、マルチエミッタ構造とされる。

これらのトランジスタＱ１．Ｑ２の一方のエミッタは共
通化され、後述する保持電流１ｓｔを形成する定電流源
（図示せず）に接続される。上記トランジスタＱ１．Ｑ
２の他方のエミッタはメモリセルの入出力端子とされ、
代表として示されている一対の相補データ線（ビット線
又はディジット線）ＤＯ，ＤＯにそれぞれ接続される。

なお、上記駆動ＮＰＮ）ランジスタＱｌ、Ｑ２は、ベー
ス及びコレクタがそれぞれ共通接続された２つのトラン
ジスタにより、それぞれ構成されてもよい。

上記メモリセルを構成する負荷ＭＯ３ＦＥＴＭ１、Ｍ２
のゲート、ソース及びシッットキーダイオードＳＤ１．
ＳＤ２のアノード電極は、共通接続されて代表として示
されているワード線ＷＯに接続される。上記代表として
示されているメモリセルを中心として、横の行には同様
なｙｌ＋１個のメモリセルが配置され（同図では、ブラ
ックボ。

クスにて１個のメモリセルＭＣ０ｎのみが示されている
）、上記ワード線ＷＯに接続される。この横の行には、
上記ワード線ＷＯに対応した保持電流線が設けられてお
り、各メモリセルの駆動トランジスタ（Ｑｌ、Ｑ２等）
の共通化されたエミッタが共通に接続される。同様に代
表として示された他の行（ワード線Ｗ　ｍ　）について
も上記同様にメモリセルＭＣｍＯ＝ＭＣｍｎが接続され
る。また、縄の列には、上記同様なｍ＋１個のメモリセ
ルが配置され、相補データ線Ｄｏ、ＤＯにその入出力端
子が共通に接続される。このような行２列に（ｎ＋１）
Ｘ　（ｍ＋１）個のメモリセルがマトリックス配置され
、メモリアレイＭ−ＡＲＹが構成される。

上記構成のメモリセルの情報保持状態においては、メモ
リセルには微小な保持電流１ｓｔに従って、例えばトラ
ンジスタＱｌがオン状態でトランジスタＱ２がオフ状態
なら、トランジスタＱ１のコレクタ保持電圧ＶＣＩはロ
ウレベルに、トランジスタＱ２のコレクタ保持電圧ＶＣ
２はハイレベルとなる。上記保持電圧ＶＣ２のハイレベ
ルがバックバイアス電圧としてバックゲートに供給され
ることによって、言い換えるならば、そのソースのバッ
クゲートとの電位かはｓＪ　ＱになることによってＭＯ
Ｓ　Ｆ　ＥＴＭ　２はオフ状態になり比較的大きな抵抗
値を持つようにされる。これにより、上記トランジスタ
Ｑｌのコレクタにおける保持電圧ｖＣ１のロウレベルは
、比較的大きな抵抗値にされるＭＯ３ＦＥＴＭ２に上記
トランジスタＱｌを通して流れる微小電流Ｉｓｔによる
電圧降下により決定される。なお、この電圧降下がショ
ットキーダイオードＳＤＩの順方向電圧より大きくなる
と、ショットキーダイオードＳＤＩがオン状態になって
、そのレベルクランプを行う。これに対してＭＯ５ＦＥ
ＴＭ１は、ソースに対してｌロウレベルのバックバイア
ス電圧が供給されることによってオン状態となり、上記
ワード線の電位Ｖｘに従ったハイレベルを上記トランジ
スタＱ１のコレクタに伝えるものである。

このことは、比較的大きな電流値の読み出し電流ＩＲを
流したときも同様であり、上記読み出し電流ＴＲに対応
した比較的大きなベース電流がＭＯ３ＦＥＴＭＩに流れ
るとしても、その抵抗値が比較的小さくされる結果、保
持電圧ＶＣ２のハイレヘルの落ち込みを小さくできるも
のである。これによって、メモリセルの保持電圧ＶＣＩ
と■Ｃ２の直流特性は、読み出し電流ＴＲを大きくして
も、ハ１ルベル側の保持電圧ＶＣ２の落ち込みを小さく
抑えることが可能となる。

これによって、保持電流１ｓｔに対する読み出し電流Ｉ
Ｒの比を３〜４桁程度に大きく設定することができるか
ら、保持状態での低消ｖｌ電力及び所望の動作マージン
を確保しつつ読み出し動作及び書き込み動作の高速化を
図ることができるものである。

代表として示された上記ワードＫＭ　Ｗ　Ｏ、Ｗ　ｍは
、特に制限されないが、ＸアドレスデコーダＸＤＣＲに
よって形成された選択信号を受けるエミッタフォロワ形
−の駆動トランジスタＱ５．Ｑ６によって、選択／非選
択レベルとされる。なお、駆動能力を大きくするために
、これらのトランジスタＱ５．Ｑ６等は、ダーリントン
形態の２つのトランジスタから構成されてもよい。

図示しない適当な回路装置から供給されるアドレス信号
は、外部端子ＸＯないしＸｋを介してアドレスバッファ
ＸＡＢ　ＯないしＸＡＢｋの入力に供給される。これら
のアドレスバッファＸＡＢＯないしＸＡＢｋは、上記外
部端子Ｘ０−Ｘｋを介して人力されたアドレス信号に従
った非反転アドレス信号及びその反転アドレス信号を形
成して上記ＸアドレスデコーダＸＤＣＲに伝える。これ
によりＸアドレスデコーダＸＤＣＲは、１つのワード線
の選択信号を形成し、そのワード線選択を行う。

代表として示された相補データ線Ｄｏ、Ｄｏは、カラム
スイッチとしてのトランジスタＱ１２．Ｑ１３を介して
、図示しない他の相補データ線に対しても共通に設けら
れた読み出し／書込み用の定電流源に接続される。この
定？ｆ流源は、特に制限されないが、そのベースに定電
ＦＥＶＢ２が印加され、そのエミッタに抵抗Ｒ４，Ｒ５
が設けられたトランジスタＱ１４．Ｑ１５により構成さ
れる。

上記カラムスイッチとしてのトランジスタＱ１２゜Ｑ１
３のベースには、後述するＹアドレスデコーダＹＤＣＲ
の出力信号が供給される。ＹアドレスデコーダＹＤＣＲ
の出力信号によって、１ｍのカラムスイッチとしてのト
ランジスタがオン状態にされる。

図示しない適当な回路装置から供給されるアドレス信号
は、外部端子ＹＯないしＹｊを介して供給される。上記
外部端子ＹＯないしＹｊを介して入力されたアドレス信
号は、アドレスバッファＹＡＢＯないしＹＡＢ　ｊの入
力に供給される。これらのアドレスバッファＹＡＢＯな
いしＹＡＢｊは、上記入力されたアドレス信号に従った
非反転アドレス信号とその反転アドレス信号を形成して
上記ＹアドレスデコーダＹＤＣＲに伝える。これにより
ＹアドレスデコーダＹＤＣＲは、上記のようにスイッチ
としてのトランジスタをオン状態にして１組のデータ線
の選択動作を行う。

この実施例では、特に制限されないが、非選択時のデー
タ線に所定のバイアス電圧を与えるために、次のバイア
ス回路が設けられる。すなわち、ＮＰＮ　）ランジスタ
Ｑｌｌのコレクタは、回路の接地電位に結合される。こ
のトランジスタＱｌｌのベース、コレクタ間には、直列
形態とされたダイオードＤと抵抗Ｒ３が設けられる。こ
の直列ダイオードＤと抵抗Ｒ３は、上記カラムスイッチ
トランジスタと同様なトランジスタＱ１４を介して上記
同様な定電流源（Ｑ１６．Ｒ６）に接続される。上記ト
ランジスタＱｌｌは、特に制限されないが、マルチエミ
ッタ構造とされ、一対のエミッタはそれぞれ相補データ
線Ｄｏ、Ｄｏに接続される。また、相補データ線Ｄｏ、
Ｄｏは、それぞれ微小定電流源に結合されている。すな
わち、定電圧ＶＢＩがそのベースに供給され、エミッタ
に抵抗Ｒ１，Ｒ２がそれぞれ設けられたＮＰＮ）ランジ
スタＱ７．Ｑ８により、相補データ線Ｄｏ、ＤＯに対し
て常時微小定電流の吸い込み動作を行っている。

これにより、非選択の相補データ線にあっては、カラム
スイッチトランジスタＱ１４等がオフ状態であるから、
その電位は、約ダイオードＤの順方向電圧とトランジス
タＱｌｌのベース、エミッタ間電圧とを加えた電圧にバ
イアスされるものとなる。なお、相補データ線ＤＯ，Ｄ
Ｏが選択された時には、上記トランジスタＱ’ｔ４はオ
ン状態にされるので、定電流源により形成された比較的
大きな電流がトランジスタＱ１４を通して抵抗Ｒ３に流
れる。これによって、トランジスタＱｌｌはオン状態に
されるので、相補データ線ＤＯ，Ｄｏは選択されたメモ
リセルの記憶情報に従った電位にされる。

代表とＬ７て示された行のメモリセルの書込み／読み出
しのために、相補データ線Ｄｏ、ＤＯには、エミッタが
結合された電流切り換えスイッチトランジスタＱ９，０
．１０が設けられる。これらのトランジｌ’Ｑ９．ＱＩ
Ｏのコレクタ出力は、センスアンプＳＡの一対の入力に
伝えられる。センスアンプＳＡは、その増幅動作を行う
とともに、その出力信号レベルをデータ出力バッファＤ
ＯＢの入力レベルに合致さるレベル変換動作を行う。デ
ータ出力バッファＤＯＢは、センスアンプＳＡからの出
力信号を増幅して外部端子Ｄｏｕｔへ送出する読み出し
出力信号を形成する。

上記電流切り換えスイッチトランジスタＱ９゜ＱＩＯの
ベースには、書込み回路Ｗ　Ａの出力電圧Ｖｌ、Ｖ２が
印加される。上記外部端子Ｄｉｎから供給された書込み
データ信号は、データ人カバッフプＤＩＢの入力に供給
される。このデータ入カバソファＤ　Ｉ　）３は、上記
書込みデータ信号に従った相補データ信号を形成して上
記書込み回路ＷＡに伝える。

この実施例では、キャッシュ・メモリ等として使用され
るとき等において官効に作用するノＩき込み履歴回路Ｗ
ＭＣが設けられる。この書き込み履歴回路ＷＭＣは、Ｒ
ＡＭの記憶情報を主記憶装置へのデータ転送の必要の有
無の信号を出力する機能を持つ、すなわち、書き込み履
歴回路ＷＭＣは、ラッチ回路ＦＦを持ら、そのラッチ回
路ＦＦにロードされたデータに対して書き込みが行われ
た否かを自動的に記憶して、中央処理装置等からの問い
合わせによって上記ラッチ回路ＦＦの記憶情報を出力さ
せる。上記ラッチ回路ＦＦは、特に制限されないが、ラ
ッチイネーブル信号ＦＥのロウレベルによってリセット
状態にされ、後述する制御回路Ｃ０ＮＴからの供給され
る書き込み信号Ｗｅ°によってセットされる。

外部端子ＷＥ、Ｃ５，ＦＢから供給されたライトイネー
ブル信号、チップ選択信号及びラッチイネーブル信号は
、制御回路Ｃ０ＮＴに供給される。

この；しＪ御回路Ｃ０ＮＴは、上記各制御信号から動作
モードを判定し、その動作モードに従って上記データ出
力バッファＤＯＢ、　書込み回路ＷＡ、書き込みＷ順回
路ＷＭＣに対する制御信号を形成する。

例えば、データ出力バッファＤＯＢは、端子Ｗさメｔた
時動作状態にされる。この時、書込み回路ＷＡは、選択
されたメモリセルの保持電圧の中間レベルに設定された
読み出し基準電圧Ｖｒｅｆｃ　（Ｖｌ、Ｖ２）を形成し
て上記トランジスタＱ９．ＱｌＯのベースに伝える。ま
た、特に制限されないが、上記データ出力バッファＤＯ
Ｂは、端子Ｃ８とＦＥがロウレベルにされた時動作状暦
にされる。

このモードでは１．データ出力バッファＤＯＢは、セン
スアンプＳＡからの増幅信号に代え、書き込み履歴回路
ＷＭ（’、に設けられるう・ノチ回路ＦＦの記憶情報を
外部端子Ｄｏｕｔへ送出させる。

端子Ｃ８がロウレベルとされ、端子Ｗ　Ｅがロウレベル
とされた時、書込み回路ＷＡは、このとき動作状態にさ
れるデータ人カバソファＤＴＢを通して端子Ｄｉｎから
供給された書込みデータ信号に従った書込みハイレベル
、ロウレベル信号を形成して、上記トランジスタＱ！１
，０．１０のベースに伝える。上記書込み回路ＷＡによ
り形成された書込みハイレベル、ロウレベル（８号（Ｖ
　１　、　　Ｖ　２　）は、特に制限さ丸ないが、それ
ぞれ選択状態におけるメモリセルのゲ持笥圧のハイレベ
ルよす高＜。

上記保持電圧のロウレベルより低く設定される。

これによって、選択されたメモリセルの駆動トランジス
タは、上記書込み信号に従ってオン／オフ状態に切り換
えられる。上記制御回路Ｃ０ＮＴは、上記のような書き
込みモードにおいて書き込み信号ｗｅ’を発生して、書
き込み履歴回路ＷＭＣのラッチ回路ＦＦをセットさせる
。

また、端子Ｃ８から供給されるチップイネーブル信号か
ハイレベルにされるチップ非選択状態においては、上記
制御回路Ｃ０ＮＴは、内部チップ選択信号Ｃ５をＹアド
レスデコーダＹＤＣＲの選択信号より高いレベルにする
。なお、上記チップイネーブル信号がロウレベルにされ
る書込み／読み出しモードの時には、上記内部チップ選
択信号ｃｓは、上記ＹアドレスデコーダＹＤＣＲによっ
て形成される選択信号より低いレベルにされる。

この実施例においては、この内部チップ選択信号ｃｓは
、チップ非選択状態の時にメモリアレイＭ−ＡＲＹのメ
モリセルに流れる書込み／読み出し用の定電流が流れる
のを禁止するために用いられる。すなわち、特に制限さ
れないが、各相補データ線に対して共通に設けられた定
電流源により形成された定電流をバイパスさせるトラン
ジスタＱ１７〜Ｑ１９のベースに供給される。これらの
トランジスタＱ１７〜Ｑ１９は、そのコレクタが回路の
接地電位に結合される。これらのトランジスタＱ１７〜
Ｑ１９のエミッタは、それぞれ上記定電流源を構成する
トランジスタＱ１４〜Ｑ１６のコレクタに接続される。

これによって、これらのトランジスタＱ１７〜Ｑ１９は
、カラムスイッチトランジスタＱ１２〜Ｑ１４等と差動
形態にされ、定電流源の電流を上記内部チップ選択信号
ｃｓのレベルに従って選択的に流すようにするものであ
る。例えば、チップ選択状態の時には、内部チップ選択
信号ｃｓのレベルがＹアドレスデコーダＹＤＣＲによっ
て形成された選択信号より低いレベルにされるので、オ
フ状態にされる。また、チップ非選択状態の時には、内
部チップ選択信号ＣＳのレベルがＹアドレスデコーダＹ
ＤＣＲによって形成された選択信号より高いレベルにさ
れるので、オン状態になり、上記定電流源によって形成
された書込み／読み出し用の定電流をバイパスさせるも
のである。これによって、チップ非選択状態の時に、メ
モリアレイＭ−ＡＲＹに配置されたメモリセルにおいて
は、その時の供給されたアドレス信号、言い換えるなら
ば、ＸアドレスデコーダＸＤＣＲ及びＹアドレスデコー
ダＹＤＣＲの出力に無関係に上記定電流が流れなくされ
る。

上記書き込み履歴回路ＷＭＣに設けられるラッチ回路Ｆ
Ｆの動作を第２図の概略動作図に従って説明する。

上記ＲＡＭをキャッシュ・メモリとして使用した場合、
主記憶装置からの特定のページのロードが行われる。こ
のデータのロードにおいて、上記ＲＡＭには書き込み動
作が行われるため、制御回路Ｃ０ＮＴから上記信号ｗｅ
’が発生される。これによって、ラッチ回！ＦＦは論理
“１″の記憶情報を持つようにセントされる。中央処理
装置は、上記キャッシュ・メモリに対するデータのロー
ドが終了すると、信号ＦＢを発生させる。これによって
、ラッチ回路ＦＦのリセツト（論理“Ｏ”）が行われる
。この後、中央処理装置が上記ロードされたデータを参
照した所定のデータ処理動作の途中において、言い換え
るならば、上記ＲＡＭに対するランダムアクセス期間に
おいて、書き込みを行うと、上記制御回路Ｃ０ＮＴがこ
れを検出して信号ｗ　ｅｌを発生する。これによって、
上記ＲＡＭに対して１回でも書き込み動作が行われると
、上記ラッチ回路ＦＦは自動的にセット（論理“ｌ”）
される。

次に、中央処理装置が、上記ロードしたデータに対する
処理を終了して、主記憶装置から次のヘージのデータを
ロードするとき、チップ選択信号にして、前記ロードし
たデータに対して書き込みが行われたか否かの判定を行
う。この動作モードでは、ＲＡＭのデータ出力バッフプ
ＤＯＢは、センスアンプＳ・Ａの出力に代え、上記ラッ
チ回路ＦＦの記憶情報を出力する。したがって、中央処
理装置は、端子Ｄｏｕｔから出力される信号が同図に点
線で示すように論理“０”なら、書き込み無しとして、
直ちに次ページのデータをロードさせる。

また、中央処理装置は、端子Ｄｏｕｔから出力される信
号が論理“１”なら、書き込みによってデータが変更さ
れたと判定して、上記ＲＡＭ内の全データを主記憶装置
の対応するページに転送した後に上記次ページのデータ
のロードを行うものである。

このようにすることによって、特別な書き込み　。

履歴用のソフトウェアやハードウェアを設けることなく
、上記のような高速なＲＡＭからなるキャッシュ・メモ
リに対するアクセスにより、データ処理速度の高速化を
図りつつ、主記憶装置として比較的低速のダイナミック
型ＲＡＭ等を用いることができる。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、（１）外部から供給される所定の信号によって一方の記
ｔＦ次列にされ、書き込みモードにされることによって
他方の記憶状態にされるラッチ回路を設けて、所定メモ
リアクセスにより上記ラッチ回路の記憶情報を外部端子
から出力させる機能を半導体記憶装置に付加することに
よって、この半導体記憶装置をキャッシュ・メモリとし
て使用するとき、主記憶装置との間でのページングを効
率良く行うことができるという効果が得られる。

（２）上記口）により、書き込み履歴を判定するソフト
ウェア又はハードウェアが不用になるから、システム簡
素化を図ることができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、書き込み履歴
の記憶する回路は、１つの半導体記憶装置に対して複数
個設けて、指定されるアドレス毎に、その書き込み履歴
を記憶させるようにするものであってもよい。また、ダ
ミーメモリセルを設けて、これを上記書き込みの履歴を
記憶する記憶回路として利用するものであってもよい。

この場合、例えばワード線又はデータ綿の単位での書き
込みの有無の履歴を知ることができる。上記書き込み履
歴回路に対するアクセスの方法は、特別な外部制御端子
を設けるものの他、既存の制御信号のうち、通常の動作
では有りえない組み合わせを利用するものであってもよ
い。

また、上記キャッシュ・メモリや仮想メモリ等を対象と
する場合、と記のようなＥ　ＣＬ構成のバイポーラ型Ｒ
ＡＭの他、ＣＭＯＳスタティック型ＲＡＭ、ＣＭＯ５回
路とバイポーラ型回路とを組み合わせたＲＡＭのように
、比較的動作速度が早い各種ＲＡＭに広く利用できる。

また、キャッシュメモリや仮想メモリの他、主記憶装置
を対象としたダイナミック型ＲＡＭ等の半導体記憶装置
に適用するものであってもよい。この場合、フロッピー
ディスクメモリ装置やハードディスクメモリ装置等との
間でのベージングを効率よく行うことができる。また、
上記ＲＡＭは、マイクロプロセッサに内蔵されるもので
あってもよい。

この発明は、書き込み履歴機能付きのＲＡＭとして広く
利用できるものである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すば、下記のｉｌりである
。すなわち、外部から供給される所定の信号によって一
方の記憶状態にされ、書き込みモードにされることによ
って他方の記憶状態にされるランチ回路を設けて、所定
メモリアクセスにより上記ラッチ回路の記憶情報を外部
端子から出力させるという書き込み、げ歴回路を半４体
記憶装置に付加することによって、書き込み履歴を保持
するためのソフトウェア又は専用のハードウェアが不用
としつつ、主記憶装置等との間でのページングを効率良
く行うことができる。

【図面の簡単な説明】

第１図は、この発明が適用されたバイポーラ型ＲＡＭの
一実施例を示す回路図、第２図は、その書き込み履歴の概略動作を説明するため
の動作図である。ＭＣＯＯ〜ＭＣｍｎ　−−メモリセル、ＸＡＢＯ〜ＸＡ
Ｂｋ・・Ｘアドレスバッファ、ＹＡＢＯ〜ＹＡＢｊ・・
Ｙアドレスバッファ、ＸＤＣＲ・・Ｘアドレスデコーダ
、ＹＤＣＲ・・Ｙアドレスデコーダ、ＳＡ・・センスア
ンプ、ＷＡ・・書込み回路、ＤＯＢ・・データ出カバソ
ファ、ＤＩＢ・・データ入カバソファ、Ｃ０ＮＴ・・制
御回路、ＷＬｉＣ・・書き込み、覆歴ＩＱ回路、ＦＦ・
・ラッチ回路、＼

Claims

【特許請求の範囲】１、外部から供給される所定の信号によって一方の状態
にされ、書き込みモードにされることによって他方の状
態にされる記憶回路を含み、所定のメモリアクセスによ
り上記記憶回路の記憶状態を外部端子から出力させる機
能を持つことを特徴とする半導体記憶装置。２、上記記憶回路の記憶状態は、読み出し用の外部端子
から出力されるものであることを特徴とする特許請求の
範囲第１項記載の半導体記憶装置。