JPS619894A - ランダム・アクセス・メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 次の順序で本発明を説明する。

ａ〔産業上の利用分野〕 ｂ〔開示の概要〕 Ｃ〔従来技術〕 ｄ〔発明が解決しようとする問題点〕 ｅ〔問題点を解決するための手段〕 ｆ〔実施例〕 （ｆ−１）〔概説〕 （ｆ−２）Ｃビット線選択〕 （ｆ−３）　［ワード線選択〕 （ｆ−４，）Ｃ読取動作〕 （ｆ−５）　［書込動作〕 （ｆ＝６）Ｃビット高レベル・クランプ回路〕（ｆ−７
）［Ｉ読取センス回路〕 ｇ〔発明の効果〕 ａ〔産業上の利用分野〕 本発明は改良されたランダム・アクセス・メモリ（Ｒ，
、ＡＭ）、特にＣＴＳ　（相補型トランジスタ・スイッ
チ）メモリ・セル又は「非クランプ」ＣＴＳメモリ・セ
ルを用いたアレイ用の改良されたビット選択回路を有す
るメモリに関する。

ｂ〔開示の概要〕 本発明の開示内容は、改良されだＲ，ＡＭ、特に非クラ
ンプＣＴＳ型メモリ・セルを用いたアレイ中で使用する
ための改良されたビット選択回路に関する。

Ｃ〔従来技術〕 ＣＴＳ型のメモリ・セルを用いたＲ、ＡＭは従来公知で
ある。例えば米国特許第３８６３２２９号及びアイ・ビ
ー・エム・ジャーナル・オブ・リサーチ・アンド・テイ
ベロプメント（Ｉ　ＢＭ　Ｊｏｕｒｎａｌｏｆ　ｆ（、
ｅｓｅａｒｃｈ　ａｎｄ　Ｄｅｖｅｌｏｐｍｅｎｔ　）
第２５巻、第３号、（ｉ９８１年５月号）第１２６〜３
４頁の論文を参照されたい。

ｄ〔発明が解決しようとする問題点〕 公知のＲ，Ａ、　Ｍ、特にＣＴＳメモリ・セルを用いた
ものは、ビット選択に関して２つの比較的軍人な欠点が
ある。第」に、ビット・デコート・トランジスタがチッ
プ」二の多数のビット列を駆動しなければならない。長
い金属配線及び大きなファン・アウト電流により、ビッ
ト・テコ−１・線に沿った電圧降下が高くなる。そして
ビット・テコート線の端のセルは、「１」状態のヒツト
・レール抵抗の電圧が、適当なゲート電流をセルに供給
するだめには不充分な事もあり得る。その結果、選択さ
れたセルにデータ保持の問題が生じる可能性がある。第
２に、ビット・テコード・トンンジスタが大きなファン
・アウト負荷を有しているという事実により、ビット・
レールの選択及び非選択の両方が遅くなる。ビット・レ
ールの放電速度はビット・レール抵抗によって制限され
る。本発明に従ったヒツト選択方式は、公知のＲＡＭ、
特にＣＴＳセルを用いたＲ、ＡＭの上記の欠点を回避す
る。

ＣＴＳのようなセルを用いた高性能アレイにおいて、セ
ルの選択はそのワード線電位を低下させ且つそのビット
・レールを上昇させる事によって行なわれる。公知の設
計では、選択されたワード線をプル・ダウンするのに、
固定された電流源を用いている。「電流モード」におけ
るワード選択のこの方法には、普通３つの問題が伴なっ
ている。

（ｉ）低速性 ＣＴＳセルを用いた場合、ワード線は非常にキャパシタ
ンスが太きい。（６０〜８０個のセルを有スるワード線
の場合、そのワード線のキャパシタンスは３０〜４０１
）Ｆ’程度の大きさになるかもしれない）。定電流源は
、その大きなＲ・Ｃ時定数に従って、選択されたワード
線をプル・ダウンする。従って、セル選択は非常に遅く
、且つその駆動能力はしばしば固定電流源によって制限
される。

（２）不安定性 選択されたワード線は電流源によって低レベルに保持さ
れるので、その電圧レベルはノイズ又は電流源の変動に
よって容易に影響を受ける。もしワード線レベルが、も
はやビット・レールのそれらに追従できない程度までド
リフトすれば、データ保持の問題が生じ得るであろう。

（３）「書込み」・のための長いアドレス準備時間書込
み動作中、「１」を書込まれるべき側のビット線電圧は
高レベルに駆動される。これによりビット・レール及び
ドレイン線のレベルは」−昇する。ライト・スルー（ｗ
ｒｉｔｅ−ｔｈｒｏｕｇｈ　）の問題を避けるために、
書込みが開始し得る前に、以前に選択されたセルが退避
するのを待つだめに長いアドレス準備時間が必要である
。

」−述の問題は、「電圧モード・ワード選択方式口によ
って回避され克服される。

本発明の１」的は改良されたメモリを提供することであ
る。

ｅ〔問題点を解決するための手段〕 上記問題点は、改良されたビット選択回路と、ワード選
択回路を用いることによって解決される。

ビット選択回路は相互接続された第１及び第２レベルの
マトリックス・デコーダを有し、各メモリ列は１対のビ
ット線を有し、ビット線の各対はビット選択回路手段に
接続される。−４−記ビット選択回路手段は一］二記第
２レベルのデコーダの出力に接続され、ビット高レベル
・クラップ回路が各ビット線対の上記ビット選択回路手
段の各々に接続される。−１−記ビット選択回路手段の
各々は選択されたビット選対の選択速度を増加させるだ
めの第１の回路手段を含む。上記ビット關レベル・クラ
ンプ回路は、上記選択されたピント線対のビット選択回
路手段と協働して、」二記厘択されたビット線対の上側
の電位レベルを制限する。丑だ上記ビット選択回路手段
の各々は、選択されたヒント線対の選択解除の速度を増
加させるだめの第２の回路手段を含んでいる。さらに、
好捷しくけＣＴ　Ｓ型のメモリ・セルを用いた１１・Ａ
Ｍにおいて、電１上モード・ワード選択手段が使用され
る。

ｆＣ実施例〕 （ｆ−１，）Ｃ概説〕 Ｃ’］’　Ｓセルを用いた制作部アレイにおいて、セル
の選択は、そのワード線電位を下げ且つビット・レール
電位を上昇させる事によって行なわれる。

第３図に示すように、従来の設計では、選択されたワー
ド線及びドレイン線をプル・ダウンするために固定式の
電流源を用いていた。このワード逆捩の「電流モード」
方式には、しばしば３つの問題が伴なっていた。

それは、〔発明が解決しようとする問題点〕の章に記載
した（ｉ）低速性、（２）不安定性、（３）［書込例の
ための長いアドレス準備時間の問題である。

これらの問題は、「電圧モード・ワード選択方式」によ
シ克服される。第８図は、この方式の概略図を示してい
る。

また、ＣＴＳセルを用いた公知の高性能アレイは、ビッ
ト選択の問題点あるいは欠点も有していた。再び第３図
を参照すると、それらの問題点は次のようなものである
。

１　ビット・デコード・トランジスタＴ’Ｂがチップ上
の多数のビット列を駆動しなければならない。従って長
い金属配線及び大きなファンアウト電流により、ビット
・デコード線（−ＢＤ、）に沿った電圧降下が大きくな
る。そのだめ、ビット・デコード線の端のセルは、セル
に適当なゲート電流（■１）を与えるには不充分な電圧
しか１１」のビット・レール抵抗に供給されない事もあ
る。これは、選択されたセル上のデータ保持の問題を生
じさせる可能性がある。

２　ビット・デコード・トランジスタが太きなファンア
ウト負荷を有するだめに、ビット・レールの選択及び選
択解除が両方共に遅い。ビット・レールの放電速度はヒ
ツト・レール抵抗Ｂ・ＢＬ及びＲ・Ｂ　Ｒによって制限
される。

上記問題点は下記のランダム・アクセス・メモリによっ
て解決される。

上記問題点は第１図、第３Ａ図、第８図及び第９図に示
されている分布式ビット選択回路及びワード線選択回路
によって克服される。

５説明のだめ、第２図に、本発明によるＩＫ×４Ｒ，Ａ
　Ｍを示す。このＢ、　Ａ　Ｍは６４ワード（行）×６
４ビット（列）の形に配列された４０９６個のセルのプ
レイ密度を有する。６４ビット列はさらに４つのデータ
・グループに分割されるので、同時に４ビット（従って
４つのデータ入力）が書込まれ、４ビット（４データ出
力）が読取られる。

ＲＡＭは６つのワード・アドレス（６４行から１つを選
択するだめ）及び４つのビット・アドレス（６４ビット
から４つを選択するため）を有する。

読取り及び書込み動作はｆ（、Ｗ入力によって制御され
る。

（ｒ−２）ｌ：ビット線選択〕 第１図を参照すると、ビット・アドレスのデコードのた
めに２レベルのマトリックス・デコード方式が採用され
ている。第ルベルのデコード回路は、４つのヒツト・ア
ドレス・レシーバ２１の出カニミッタの結線によって形
成された４本のアドレス線の２ろのグループ（ＢＡＱ〜
Ｂ　Ａ　：３及びＢ　Ａ、　４〜ＢＡ７）を含んでいる
。ヒツト・アドレス・レシーバ２］は第４図に示すよう
な電流スイッチ・エミッタ・ホロワ回路である。この回
路はアドレス入力を真及び袖の信号に変換する。アドレ
ス・レシーバの対のエミッタ・ホロワ出力ｔ［線するこ
とによって、各グループから（４つのうち１つを選択す
る）部分的デコード結果が形成される。これによって全
部で２つの選択された（低レベルの）信号線が与えられ
る。

第２レベルのデコード機能は１６個のビット・デコーダ
２２（′５５図）によって実行される。これは電流スイ
ッチ入力及び高速プツソユ・プル出力を有する。ビット
・デコーダ２２の人力１は、ＢＡＱ〜ＢＡ３のアドレス
・グループ中の４本の信号線の１つに接続され、人力２
は１３Ａ４〜１３Ａ７のグループ中の１本に接続される
。１６本のＢＤ出力線のうち、１つだけがデコードされ
、選択状態のアンプ・レベルになる。各Ｂ　Ｄ線は４つ
のビット列（各データ・グループから１つ）を駆動する
ようにファン・アウトしているので、読取又は書込の動
作のために一度に４つのセルが選択される。

各ビット列は、ビット線選択及び選択解除機能を実行す
るためにビット選択回路２３（第１図及び第６図）を有
する。選択されたビット線の旨レベルはビット高レベル
・クランプ（ピノ）ＵＰＣＬ）回路２４（第７図）によ
ってセットされるので、セルの読取及び書込の動作点は
高クランプ・レベルを変化させる事によって容易に調整
できる。

非クランプＣＴＳセルの場合、ＳＣＲ，テバイスは飽和
モードで動作する。このセルは、（制いＢ−Ｃ接合飽和
キャパシタンスのために）ショソトキー・クランプを有
する通常のＣＴ　Ｓよりも容量が太きい。従って非クラ
ンプ・セルは書込みが非常に困難である。高速の書込み
性能を可能にするために、ビット選択回路は高い一時７
＋ｉ流をセルに駆動できなければならない。この応用の
ために、容量性プート・ストラップ及び一時電流駆動機
構を用いた新規な回路技術が設計される。ビット選択回
路の動作モードは下記の通りである。

非選択 非選択状態において、ＢＤ線は、それに対応するビット
・デコーダによって、■Ｎに近い電圧に低く保たれる。

ビット選択回路のトランジスタＴＩ及びＴ２は逆の飽和
モードの動作をするように駆動される。ノード１及び２
は、Ｔ１及びＴ２のＢ−Ｃ接合によって、ＢＤレベルよ
りもＶＢＣ高い電圧に低くクランプされる。ノード３及
び４も、インバース・トランジスタによって、ＢＤ線に
近い電圧（ＢＤ線よりもＶＣＥＳ高い電圧）に負に駆動
される。ノード１．２．３及び４が低レベルに保たれて
いると、トランジスタＴ３、Ｔ４及びＴ５、Ｔ６は遮断
される。ビット・レール抵抗Ｒ，ＢＬ及びＲ，Ｂ　Ｒに
は電流は流れない。ビット線ＢＬ及びＢ　Ｒのレベルは
ノード３及び４のレベルに等しい。この状態において、
抵抗Ｒ，１及びＲ２は、Ｔ１及びＴ２を経てＢＤ線に流
れる少ざなベース電流を供給する。Ｔ１及びＴ２は逆の
飽和モートで導通しているので、それらはＢ−Ｃ接合及
びＴ３−Ｅ接合における（蓄積電荷による）大きな拡散
キャパシタンスを生じる。これらの蓄積電荷は、ＢＩ）
線が高レベルに選択された時にノード１．２及びノード
３．４をブート・ストラップするだめに使われる。

選択（読取） ビット列が選択される時、そのＢ　Ｊ）線は対応するビ
ット・デコーダによって、■Ｐよりも約ＶＢＥ低い電圧
にアクティブにプル・アップされる。これによってＴ１
及びＴ２のコレクタは同じ速度で急速に引き上げられる
。ＴＩ及びＴ２のＢ−Ｃ接合及びＢ−Ｅ接合の急速な放
電は、各々ノード１．２及びノード３．４に非常に急速
な静電容量的ブツシュ・アップ作用を与える。ノート３
．４の電位が士、昇する時、大きな一時的電流が抵抗Ｉ
（ＢＬ及びＲ，Ｂ　Ｉ’（、に流れ、ビット線ＢＬ及び
Ｂ　Ｒを上昇させる。ノード３．４の電位が上昇する時
、トランジスタＴ　３及びＴ４も急速にターン・オン、
され、ビット線をアクティブにプル・アップする。旨速
のピッ）・・レール選択を可能にするのは、とのＴ３及
びＴ４からの一時的電流の駆動機構である。

読取モードの間、ＰＤＬ線及びＰ　］）　ＢＲは共に高
レベル（Ｖｐ付近）である。ノード１及び２の高レベル
は各々トランジスタ・ダイオードＴ５及びＴ　６によっ
て、ＵＣ線により設定された電圧にクランプされる。（
第１２図参照）。Ｕ　Ｃ線上の読取基部レベルは、適当
な読取り電流（負荷電流■Ｉ７及びゲート電流Ｉｃ）を
保証するために、選択されたセルの電圧を追跡するよう
に、ビット高レベル・クランプ回路２４によって発生さ
れる。

セルの読取り電流は抵抗Ｒ，Ｂ　Ｌ及びＲＢＲ，を経て
′１゛１及びＴ２によって供給される。典型的な読取り
電流はＩＬ＝１．、ＯｍＡ及びＩｃｋｏ、２ｍＡに設定
される。この時、センス増幅器による読取センシングの
ためにビット線の間に約６００〜７００ｍＶの電位差が
生じる。

選択状態において、Ｔ１及びＴ２はアクティブ・フォワ
ード・モードで動作し、ＤＣ読取り電流を供給する。ト
ランジスタＴ３及び’Ｉ’　１１は一時的にターン・オ
ンされるだけである。それらは、ビット線ＢＬ及びＢＲ
・が完全に選択された高レベルに到達した後は、オフ状
態の１才である。ＢＤ線の電圧レベルはノート１及び２
よりも閤いように設定されるので、選択状態のトランジ
スタＴ１及びＴ２は常にアクティブ・フォワード条件に
保たれる。読取り電流は読取り基やレベルによって定め
られ、ＢＤ線の電圧変動又は信号線の電圧降下によって
影響を受けない。

選択（書込） 書込みモードにおいて、ビット線選択は上述の読取シの
ものと同様である。ここでの唯一の相違点は、書込み制
御線の１つ（書込まれるテークに依存してＰ　Ｄ　Ｔ、
又はＰ　Ｄ　Ｒ，のいずれ７５畳が、ビット選択に先立
って書込み制御回路によシ、■Ｎに近い電圧に負に駆動
される事である。電圧の低下したＰＩ）Ｌ線又はＰＤＲ
・線は各々トランジスタ・ダイオードＴ５又はＴ６を経
由してノード１又は２をクランプ・ダウンするので、ビ
ット・レールが選択された時、ビット線の片側だけが制
レベルに駆動されセルに書込み電流を供給する。他の側
は、通常セル中に流入するビット線電流を遮断するため
に低レベルにとどまる。この書込み動作のモードは以下
では「差動モード書込み」と呼ぶ。

書込みモード中に、ノード１又は２の高レベルも、トラ
ンジスタ・ダイオードＴ５又は１゛６によって、ＵＣ線
によシ設定された電圧にクランプされる。書込み基準電
圧は典型的には読取９基準電圧より６００〜８００　ｍ
Ｖ高いので、高速の書込み性能を与えるだめの充分な過
剰電圧及び充分な書込み電流が常に保証される。非クラ
ンプＣＴＳセルの場合、書込みは大きな一時的電流をセ
ルに流してその元の状態を変えることによって行なわれ
る。この大きな一時的書込電流（典型的には数ミリアン
ペア）はＴ３又はＴ４によってＶｐから直接に供給され
る。セルが書込まれた後、そのビット線電圧は「１」レ
ベルに上昇する。トランジスタＴ３及びＴ４は徐々にタ
ーン・オフして、大きな一時書込電流を除去する。次に
抵抗ＲＢＬ又はＲＢＲはＴ１又はＴ２から小さなりＣ書
込電流Ｉｗを供給して、新規に書込まれたセルの状態を
強化する。読取モードの場合のように、大きな一時書込
み電流がＴ３又はＴ４を経て■Ｐから直接供給される。

従って書込み性能はＢＤ線のレベル変動によって影響さ
れない。

選択解除 ビット列が選択解除される時、その対応するビット・デ
コーダ出力は非選択の低レベルに落ちる。

ビット選択回路のトランジスタＴ１及びＴ２は逆の飽和
モードに駆動される。ノード１．２及び３．４は、書込
み又は読取シのビット・レール電流を遮断するために、
負に引き下げられる。同時に、ビット線もショットキー
・ダイオードＳＬ及びＳＲ・によってアクティブにプル
・ダウンされ、ＢＤ線中に放電する。ダイオードＳＬ及
びＳＲがビット線をプル・ダウンしている間に、ビット
・レール抵抗Ｒ，ＢＬ及びＲ，Ｂ　Ｒ，も逆トランジス
タによって低レベルに駆動され、ビット線を放電する。

ビット線が非選択の低レベルに捷で完全に放電された後
、抵抗ＲＢＬ、ＲＢＲ及びダイオードＳＬ。

Ｓ　Ｒ，は非導通になる。この時、ビット列は非選択状
態である。

ここに開示しだビット選択方式は、ＣＴＣ（相補型トラ
ンジスタ・スイッチ、！＜　１　Ａ図）セルを用いたア
レイにおいて特に有用である。この方式を用いれば、公
知の設計を上回る少なくとも次の２つの利点が得られる
。

（ｉ）　　ビット線の「選択／選択解除」の速度の改善
、従って高速のビット経路アクセス時間。

（２）　　ビット・デコード高レベル線の電圧降下の影
響を除去する。従って選択されたセルに関するデータ保
持の問題を減少させる。

この改良されたビット選択回路手段は次の要素を含む。

１２レベルのマトリックス・デコード（ｉ１図）−第ル
ベルは電流スイッチ・エミッタ・ホロワ・アドレス・レ
シーバのエミッタ結線。

第２レベルは電流スイツナ人力及び高速プツンユプル出
力を有するビット・デコーダ。　　　−２分布型のビッ
ト選択回路（第１図及び第６図）。これはビット・レー
ル選択速度を速めるために逆飽和トランジスタ（Ｔ１及
びＴ２）の容量性放電機構を用いている。また、この同
じトランジスタが（ビット列が選択される時）アクティ
ブ・フォワード・モードにおいて、ＤＣ読取電流及び書
込電流を抵抗Ｒ，Ｂ　Ｌ及びＲＢＲを経てセルに供給す
るためにも使われる。高速の読取／書込性能を可能にす
るために、ビット線上に高速の大室カ一時的駆動機構を
提供するトランジスタＴ３及びＴ４が存在する。捷だ、
高速のビット列選択解除を可能にするために、アクティ
ブ°ビット・レール・プル・ダウン用のビット・レール
抵抗ＲＢＬ及びＲ，Ｂ　Ｒ，と共にショットキー障壁ダ
イオード（ＳＬ及びＳ　Ｒ，）が用いられる。また選択
されたセルに関する動作点の設定及び読取り／書込み制
御のためにマルチ・エミッタ・トランジスタ・ダイオー
ドＴ５及びＴ６が使われている。ビット高レベル・クラ
ンプ（第３図及び第７図）−選択されたビット線の読取
及び書込の高レベルは、動作点の調整を容易にするため
に基準回路（ビット高レベル・クランプ回路）によって
制御される。この回路はまた、種々のトラッキングの要
求（例えば読取モートにおける選択されたドレイ〉線レ
ベルのトラッキング）を満足するようにも設計されてい
る。

（ｆ−３）〔ワード線選択〕 第１図の「ワード・デコード」ブロックによって表わさ
れている改良されたワード線テコーダ及び制御回路は第
８図及び第９図に詳細に示されている。第８図は電圧モ
ード・ワード選択方式を示し７、一方策９図はワード・
デコーダの回路を詳細に示している。

第８図を参゛照すると、６４本の行から１つをデコード
するために６ビットのワード・アドレスが存在している
。ワード・アドレスのデコードのために、ビット経路の
場合と同様の２レベル・マトリックス・テコード方式が
採用されている。第ルベルのデコード回路は、６個のワ
ード・アドレス・レシーバ３１の出カニミッタの結線に
より形成された、４本のアドレス線の３つの群（ＷＡＯ
〜ＷＡ３、ＷＡ４〜ＷＡ７、及びＷＡ８〜ＷＡ１１）を
含んでいる。ワード・アドレス・レシーバ、３１は電流
スイッチ・エミッタ・ホロワ回路（第４図参照）である
。これらはアドレス入力を真及び補の信号に変換する。

アドレス・レシーバ対のエミッタ・ホロワ出力の結線に
よって、（４つから１つを選択する）部分的デコードが
各群から得られ、従って全部で３つの選択された（低レ
ベル）線が得られる。

°第２レベルのデコード機能は６４個のワード・デコー
ダ３２（第９図）によって行なわれる。各ワード・デコ
ーダは３つの電流スイッチ入力（ＩＮ１〜ｌＮ５）及び
２つの高速高出力プッシュプル出力（ＷＬ及びＤＬ）を
有している。ワード・デコーダ３２のＩＮｌはＷＡ　Ｏ
−ＷＡ　３４）’７　）’Ｌ／ス線群の４本の信号線の
１つに接続されている。

ＩＮ２は第２群（ＷＡ４〜ＷＡ７）中の１本に接続され
、ＩＮ３は第３群（ＷＡ１３〜ＷＡＩＩ）中の１本に接
続されている。行線を選択するためには、これら３つの
入力の全部が低レベルでなければならない。ワード・デ
コーダの２つの出力はメモリ・セルのワード線（ＷＬ）
及びドレイン線（ＤＬ）に接続される。

ワード・デコーダの動作は以下、説明する。

非選択状態 非選択のワード・デコーダはその３つの入力の少なくと
も１つが高レベルである。デコード・トランジスタＴ　
１、Ｔ２又はＴ３はターン・オンして、ノード１をプル
・ダウンする。トランジスタＴ５及びＴ６はデュアル位
相レベル・シックを形成しているので、ノード４もＶＮ
に近い電圧にまで引き下げられ、ノード３は■Ｐまで引
き上げられる。ノード４が低レベルの時、オープン・コ
レクタ・トランジスタＴＬは遮断され、ワード線ＷＬ゛
及びドレイン線ＤＬが非選択（高）レベルに上昇するこ
とを可能にする。この状態において、セルの待機電流並
びにワード線及びドレイン線の電圧は電流源ｌ５ＢＨ及
びＩ　ＳＢＬによって決定される。

速いスイッチング速度を可能にするために、トランジス
タＴ５及びＴ６は遮断されず、僅かの導通状態に保たれ
る。アクティブ・プルアップ・デバイス（Ｔ７及びＴＨ
）は、ワード線が完全な非選択ＤＣレベル（Ｖｐよシも
約１．５　ＶＢＥ低い）に達する時に、オフになる。

選択状態 ワード・デコーダが選択される時、その全ての入力は低
レベルである。トランジスタＴ１、′１゛２及びＴ３は
オフである。ノード１は高レベルになシ、Ｔ５及びＴ６
を即座にターン・オンする。ノード３はＴ７及びＴＨを
オフに保つようにＴ５のコレクタによってプル・ダウン
されるので、ＷＬ及びＤＬは選択されたレベルまで電圧
が低下することが可能である。同時に、ノード４は高レ
ベルになり、ＴＬをターン・オンする。セルを高速に選
択するととを可能にするのは、ドレイン線に対するこの
高出力オープン・コレクタのプル・ダウン作用である。

ドレイン線が低レベルに駆動されている間、ワード線は
、セルによって決定される電圧オイセットと同じ割合で
それに追従する。

ワード線及びドレイン線が完全に選択された時、Ｔ７〜
ＴＨはオフであシ、ＴＬは選択されたセルからの大きな
読取／書込電流を吸収するようにオン状態に維持される
。この状態において、ワード線及びドレイン線の電圧は
次の２つの式によって決定される。

Ｖ（ＤＬ）＝ＶＮ＋ＶＣＥ（ＴＬ）　　°＝“−（ｉ）
Ｖ（ｗＬ）＝Ｖｌｂ）＋　Ｖ（セｚ）　　　　−＝・＝
　　　（２）選択されたドレイン線は高出力のオープン
・コレクタ・トランジスタ（ＴＬ）によってプル・ダウ
ンされるので、ワード選択は非常に速く且つその駆動能
力は従来の設計のように固定電流源によって制限されな
い。さらに、選択されたドレイン線及びワード線のレベ
ルは電源■Ｎからの電圧オフセットに対して確実に決定
され、従来技術のものよりも安定である。このワード選
択技法は「電圧モード・ワード選択」と呼ばれる。

選択解除 行線は、読取又は書込の動作に関して選択された後、待
機状態に戻される。選択解除状態のワード・デコーダは
その入力のうち少なくとも１つが正になる。この時、デ
コード・トランジスタ′Ｐ１、Ｔ２又はＴ３が再びター
ン・オンし、ノード１を低レベルに駆動して、オープン
・コレクタ・トランジスタＴＬを遮断する。同時に、ノ
ード４は■Ｐにまで正に引き上げられる。このノード４
はエミッタ・ホロワ・デバイスＴ７〜ＴＨを一時的にオ
ンに駆動して、ワード線ＷＬをそれが非選択ＤＣレベル
に達するまで引き上げる。ワード線が正に引かれている
間に、ドレイン線１）Ｌはセルによって決定される電圧
オフセットと同じ割合でそれを追跡する。ワード線及び
ドレイン線が完全にその待機レベルに上昇すると、Ｔ７
〜Ｔ　Ｉ−Ｊ及びＴＬは全てオフになる。この時この行
線は非選択状態にある。

（ｆ−４）Ｃ読取動作〕 セルの行線（ＷＬ、ＤＬ）及びビット線（ＢＬ、Ｂ　Ｒ
，）が共に選択される（第１２図）時、セルは読取動作
に関して選択される。行線は前述のように電圧モード・
ワード選択方式によって選択される。ビット線は以前に
（第１図）説明したビット選択方式により選択される。

セルが完全に選択された後、読取電流■Ｌ及び１Ｇがビ
ット・レール・ショットキー・ダイオードＳＬ及びＳ　
Ｒ，に供給される。これらは読取センシングのためにセ
ルの内部電圧（「０」及びｒｌＪ　）ｆ：、ビット線に
結合している。読取中のセルの安定性を保証するために
、電流■Ｌ及び１．は選ばれた動作範囲内に制御されな
ければならない。これは、ＵＣ線からビット・レール駆
動トランジスタ（第１２図のＴ１及びＴ２）に加えられ
る読取基準レベルによって達成される。読取基準レベル
は、選択されたセルを完全に追従するビット高レベル・
クランプ回路（第７図）によって発生されるので、電流
■Ｌ及び１．を決定するビット・レール抵抗Ｒ・ＢＬ及
びＲ，ＢＲ・には充分な電圧（Ｖ、ｒＯＪ及びＶ「１」
）が常に保証される。この読取基準レベルの発生及びビ
ット高レベル・クランプ回路の動作は後節で完全に説明
する。

（ｆ−５）［書込動作〕 電圧モード・ワード選択方式を用いる場合、書込み動作
は３つの順次的ステップにおいて実行される。（第１３
図及び第１４図） １１　前に述べたように行線が選択／選択解除される。

２　ドレイン線の選択及び選択解除（第１４図参照）の
交差の後に、書込動作が開始される。Ｒ。

Ｗクロックがビット高レベル・クランプ回路をスイッチ
して、ＵＣ線上に書込基糸電圧を生じさせる。このＲ，
Ｗ信号は書込制御回路にも加えられ、書込制御回路はそ
のデータ入力に依存して、その２つの出力線ＰＤＬ又は
Ｐ　Ｄ　ＩＲ，のいずれか一方を低レベルに駆動する。

次に低レベルになつ１ＰＩ）Ｌ又はＰ　Ｄ　Ｒ，線がト
ランジスタ・タイオードＴ５又はＴ６によって各々ビッ
ト選択回路のノード１又は２をプル・ダウンので、ビッ
ト・レールが選択された時に、ビット線の片側だけが高
レベルに駆動され、セルに書込電流を供給する。他方は
、通常はセルのこの側゛に流入するビット線電流を遮断
するために低レベルにとどまる。書込み以前にセルに流
入していたゲート電流の遮断は書込み動作の成功にとっ
て本質的である。書込み期間中にゲート電流が存在する
と、セル中の現在オン状態のＮＰＮトランジスタはオン
のま捷であシ、書込み電流によって状態を変化させるこ
とはできない。

３、ＰＤＬ線又はＰＤＲ線が低レベルになった後、ビッ
ト選択回路が選択される。「１」が鶴込まれるビット線
の側は、ビット・レール駆動トランジスタＴ１〜Ｔ３又
はＴ２〜Ｔ４によって電圧が上昇される。所望のセル状
態に達するまでに、Ｔ３−Ｒ，ＢＬ又はＴ４−Ｒ，Ｂ］
（を経てセルに大きな一時的書込電流が注入される。セ
ルが書込まれた後、「１」側のビット線電圧は通常の「
１」レベルにまで上昇する。このために導通しているビ
ット・レール抵抗Ｒ，ＢＬ又はＴ（、Ｂ　Ｒ，の電位差
が減少するので、トランジスタＴ３又はＴ４は遮断され
る。次にビット・レール抵抗ＲＢ　Ｌ又はＲ，Ｂ　Ｒ。

は新規に書込捷れたセルの状態を強化するためにＴ１又
はＴ２から小さなりＣ書込み電流（Ｉｗ）を供給する。

ＤＣ書込み電流■ｗの大きさは、ＵＣ線を経由してビッ
ト・レール駆動トランジスタＴ１又はＴ２に加えられる
書込基準レベルによって制御される。この書込み電流は
ビット爾レベル・クランプ回路の書込基準レベルを変化
させることによって容易に調整できる。

上記の書込み方式は「差動モード書込み」と呼ばれる。

これは書込中にビット線の片側が上昇されると共に他方
の側が低レベルに保たれるからである。

この書込み方式の主要な利点は、ドレイン線がＶＮより
もＶＣＥ高い固定電位に選択されるので、書込み電流が
セルに注入される時、この線のレベ／Ｌが上昇せずに安
定な捷までいる事である。従つて、従来技術の設計で用
いられていた「電流モード」ワード選択方式に存在する
ような選択解除セルに伴なう追跡効果（ｃｈａｓｉｎｇ
　ｅｆｆｅｃｔ　）は除かれる。Ｒ，Ｗクロックは、選
択解除セルが退去するのを待つ事なしに（ドレイン線選
択（ｍ号とドレインＸ晶選択解除伯号とが交差すると即
座に）到来する事か可能である。従って書込みに先立っ
て必要なアドレス準備時間が最小限のものになる。より
高速のワード選択及びより短いアドレス準備時間によシ
、書込み性能は大幅に改善される。さらに選択されたト
レイン線は確実にある電圧レベルに保持され、且つ選択
解除されたものは非選択レベルまでアクティブに急速に
プル・アンプされるので、「ライト・スルー」　（即ち
待機状態のセル同様に選択解除されたセルにも書込みが
行なわれる事）の問題は存在しない。

上記の説明から明らか々ように、電圧モード・ワード選
択方式は、特にＣＴＳ　　Ｒ，ＡＭにおいて、下記の利
点を提供する。

（ｉ）非常に高速のワード選択及び選択解除、従つて高
速「読取」性能を可能にする。

（２）大きな行線駆動能力を提供する。従って高密度の
回路に適している。

（３）選択されたトレイン線レベルを安定化する。

従ってデータ保持の問題及びライト・スルーの問題を取
り除く。

（４）　　よシ高速の「書込」性能を可能にする。

（ｆ−６）〔ビット・アップ・レベル・クランプ回路〕
ＣＴＳ　　ＲＡＭにおける電圧モート・ワード選択方式
が適正に動作するには、選択されたセルの動作レベルを
決定するためのピッ）Ａレベル・クランプ回路が必要で
ある。これは特に読取動作に関して重要である。読取基
糸電圧は、温度、電氾（ＶＮ　）及びデバイス（ＶＢＥ
及びＶＦＳＢＤ）の変動する時に、選択されたセルに追
従するように、ピント高レベル・クランプ回路によって
発生される。

従って全ての条件の下で適正々読取電流（Ｉｃ及びＩＬ
）が常に保証され、セルの安定性を確保する。第１図及
び第３Ａ図に示されているビット高レベル・クランプ回
路（第７図）を、第８図、第、１２図及び第１３図を参
照して説明する。

（ｉ）読取基準： 第１２図を参照すると、読取モードにおいてクランプ・
ダイオードＴ５のエミッタに必要な電圧レベルは、ワー
ド・デコーダ中のＶＮからの電圧の上昇／降下を合計す
る事によって決定される。

電圧＠Ｔｓ＝ＶＮ十ＶＢＥ（ＴＬ）−ＶＦ（８２）＋Ｖ
ＢＥ（、ＴＲ）　＋ｖＦ（ＳＬ）　十ｖ”１′′＋ＶＢ
Ｅ（ＴＩ）−ＶＢＦ（Ｔ５） 上式中でＶＢＥの上昇／降下及びＶＦの上昇／降下を相
殺すると、読取基準電圧を定める単純化された式が得ら
れる。

電圧＠Ｔ　５　＝ｖＮ＋　２ＶＢＥ＋Ｖ”　ｌ”　　・
・・・・・　（ｉ）読取動作の場合、ビット高レベル・
クランプ回路（第７図）のＲ／Ｗ制御入力は高レベルで
ある。

トランジスタＴ１がオン、Ｔ２がオフなので、ノード３
は高レベルになシ、Ｔ３、Ｔ　４及びＴ５をターン・オ
ンする。出力線ＵＣはＴ３によってクランプ・ダウンさ
れ、次式によって定められる読取基準電圧を発生する。

Ｖｕｃ　（読取）−ＶＮ＋ＶＢＥ（ＴＳ）＋ＶＢＥ（Ｔ
４）＋ＶＢＥ（Ｔ３） ＝Ｖｒ（８１） −Ｖ　Ｎ　＋　３　Ｖ　Ｂ　Ｅ　−Ｖ　Ｆ　　　・・・
・・・　（２）式（ｉ）と（２）とを等しくおくと、次
式が得られる。

電圧＠Ｔｓ＝Ｖｕｃ（読取） ＶＮ　＋　２Ｖ　ＢＥ　＋Ｖ“１′’＝ＶＮ＋３ＶＢＥ
−ＶＦＶ“’　１　”　−Ｖ　Ｂ　Ｅ　＝　Ｖ　Ｆ　　
・・・・・・　（３）Ｖ”１”ハビット・レール・トラ
ンジスタの「１」側における電圧である。読取中にセル
の安定性を維持するゲート電流１．を定めるのはＲＢＬ
にかかるこの電圧である。読取電流ＩＧ及びＩＬは次式
によって関係付けられる。

ｖ”ｏ”＝ｖ“ｌ　Ｉ　ＩＩ　＋　Ｖ　Ｆ式（３）から
明らかなように、Ｖ“１”ＩはＶＢＥ（ＮＰＮトランジ
スタの順方向モードのベースバエミッタ電圧）とＶＦ（
ショットキー・ダイオードの順方向導通電圧）との間の
差によって定められるので、それは電源（Ｖｐ及びＶＮ
）の駆動に独立である。

さらにデバイスに対する温度の影響も等しく相殺される
。

（２）書込基準： 書込モードにおいて、Ｒ，／Ｗ入力は低レベルである。

トランジスタＴ１はオフ、Ｔ２はオンである。ノード１
が高レベルでＴ６をプル・アップしている一方、ノード
３は低レベルでＴ３を遮断している。ＵＣ線の書込基準
し′ベルは次式によって与えられる。

ＶＵＣ（書込）−Ｖｐ−ＶＢＥ（Ｔ６）　　　−−（４
）との書込基準電圧は、書込電流■ｗを決定するための
ビット・レール駆動トランジスタ（第１３図のＴ１及び
Ｔ２）に供給される。

（ｆ−７）〔読取センス回路〕 第１図のセンス回路の動作を、特に第１０図及び第１１
図を参照して説明する。

第３Ａ図は第２図に示されているＲＡＭに関して採用さ
れたセンス方式を説明している。このＲ。

ＡＭの６４のビット列は１６ビットから成る４つのデー
タ群に分割される。各データ群は読取センス動作のだめ
のセンス増幅器（第１０図）を含んティる。このセンス
増幅器の状態はそのデータ群内の選択されたセルによっ
て決定される。センス増幅器によって読取られたデータ
はオフ・チップ駆動器（ＯＣＤ：）回路を経てチップ外
へ送られる。

、第１１図はデータ群に関するセンス増幅器の構成を示
している。データ群内において、各ビット列は電圧セン
ス用の１対のセンス・トランジスタ（ＴＬ及びＴ　Ｒ，
）に取り付けられている。セルが読取のために選択され
る時、その行線（ＷＬ及びＤＬ）は対応するワード・デ
コーダによってプル・ダウンされ、ビット線（Ｂ　Ｌ及
びＢ　Ｒ，）はビット選択回路によって上昇される。デ
ータ群当り１６ビットの列が存在するので、ビット選択
は常に１６から１つを選択するものである。３２のヒン
ト線のうち２つだけが、一度に高レベルになる。

これら２つの選択されたビット線の高い方が、センス増
幅回路において、対応するセンス・トランジスタをター
ン・オンする。

第１０図は上記センス方式のために設計された高速セン
ス増幅器である。この回路は高速のスイッチング性能を
可能にするために電流ステアリング技法を用いている。

そのセンス速度はデータ群中のビット列の数に独立であ
る。

第１０図を参照すると、３２個のセンス・トランジスタ
ＴＬＩ〜ＴＬ１６及びＴ　Ｒ，ｌ〜Ｔ’Ｒ］６がセンス
増幅器用の大電流スイッチ入力を形成している。これら
のトランジスタのベースはデータ群中の１６個のビット
列に接続されている。トランジスタＴ１及びＴ２は、オ
フ・チップ駆動器を駆動する２相出力を与えるエミッタ
・ホロワである。トランジスタＴ３及びＴ４はノードＡ
及びＢの固定電圧を与えるために常時オンにセットされ
ているので、これら２つのデバイスのスイッチングは電
流モードで行なわれる。

任意の時間に、選択されたビット列のビット左又はビッ
ト石のいずれかが高電圧レベルに上昇すると、電圧が高
い方のビット線が、対応するセンス・トランジスタをタ
ーン・オンする。この時電流源Ｔ５からのセンス電流■
ｓはオン状態のセンス・トランジスタによってＴ３又は
Ｔ４を経てステアリングされ、ノード１又は２をプル・
ダウンする。

ノードＡ及びＢの電圧レベルはスイッチされず固定され
ているので、それらのノードのキャパシタンスはスイッ
チング時間に影響を与えない。事実、入力段に取り付け
られたセンス・トランジスタの数に無関係に、回路の遅
延は一定である。さらにトランジスタＴ１、Ｔ２及びＴ
３、Ｔ４は常にアクティブなので、そのスイッチング遅
延は最小限に保たれる。

第１０図のセンス増幅回路の特徴は次のように要約され
る： ■　センス・トランジスタはビット電流スイッチとして
構成されており、そのベースはデータ群内のビット線に
接続されている。これはセンス増幅器の入力段を形成し
ている。

２　回路のスイッチングは電流モードで行なわれる。即
ちＡ及びＢにおける入力電圧は固定されスイッチングは
Ｔ３又はＴ４を経てセンス電流ＩＳをステアリングする
ことによって行なわれる。この動作モードは非常に大き
なファン・イン能力及び人力負荷に依存しない高い速度
を可能にする。

３　回路の遅延を最小限にするために全てのスイッチン
グ・デバイス（Ｔ１、Ｔ２及びＴ３、Ｔ４）は常にアク
ティブに保たれる。

ｇ〔発明の効果〕 本発明により高速で且つ安定に動作するメモリが得られ
た。

【図面の簡単な説明】

第１図は本発明の１実施例の図、 第１Ａ図は非クランプ型ＣＴＳセルの図、第２図は１に
×４ランダム・アクセス・メモリの図、 第３図ばＣＴＳメモリ・セルを用いた公知のＲＡＭの図
、 第３Ａ図は第１図のＲ，Ａ　Ｍのセンス及び書込制御回
路を示す図、 第４図は第１図のＲ・ＡＭで用いられているアドレス・
レシーバ回路の図、 第５図はビット・デコーダ回路の図、 第６図はビット選択回路の図、 第７図はビット高レベル・クランプ回路の図、第８図は
電圧モード・ワード選択方式を示す図、第９図はワード
・デコーダ回路の図、 第１０図はセンス増幅回路の図、 第１１図は第１０図のセンス増幅回路を内配置して示し
た図、 第１２図は電圧モード読取動作を説明する図、第１３図
は電圧モード書込動作を説明する図、第１４図は書込動
作時の波形を示す図である。 第２図 メモリの全体図 第３Ａ図 セレス回路及び８辺制御回路、 第４図 ビット　了ドレス　レソーノぐ Ｖ。 Ｎ ビットデ゛コーダ■路 第５図 ビット選択回路 第６図 第７図 Ｖｌｌ ワード・テ″コータ 第９図 電圧モード書込動作 第１３図

Claims (1)

1. 【特許請求の範囲】 　第１のビット線及び第２のビット線を含むビット線対
   をｍ個と、 上側ワード線及び下側ワード線を含むワード線対をｎ個
   と、 各々１ビットを記憶する能力を有するセルをｍ列及びｎ
   行有し、上記セルの各々が上記ｍ個のビット線対の１つ
   の第１のビット線及び第２のビット線に接続され、且つ
   上記ｎ個のワード線対の１つの上側ワード線及び下側ワ
   ード線に接続されたメモリ・セル配列と、 上記ビット線対の各々に接続されたｍ個のビット選択回
   路と、 上記ビット選択回路に接続されたスイッチ可能なビット
   高レベル・クランプ回路と、 上記ビット選択回路の少なくとも１個を選択するための
   ビット・アドレス・デコーダ回路と、上記ワード線対の
   １つを選択するためのワード線デコーダ回路とを有する
   ランダム・アクセス・メモリであつて、 上記ビット選択回路の各々が （ａ）第１、第２、第３、第４、第５及び第６のトラン
   ジスタであつて、上記第１、第２、第３及び第４のトラ
   ンジスタの各々がエミッタ、ベース及びコレクタを有し
   、上記第５及び第６のトランジスタの各々が第１及び第
   ２のエミッタ並びにベース及びコレクタを有し、上記第
   １のトランジスタのエミッタと上記第３のトランジスタ
   のベースとが共通に接続され、上記第２のトランジスタ
   のエミッタと上記第４のトランジスタのベースとが共通
   に接続され、上記第３のトランジスタのコレクタと上記
   第４のトランジスタのコレクタとが第１の電位に共通に
   接続されたものと、 （ｂ）上記第１のトランジスタのベース、上記第５のト
   ランジスタのコレクタ及び上記第５のトランジスタのベ
   ースの共通接続部と上記第１の電位との間に接続された
   第１の抵抗と、 （ｃ）上記第２のトランジスタのベース、上記第６のト
   ランジスタのコレクタ及び上記第６のトランジスタのベ
   ースの共通接続部と上記第１の電位との間に接続された
   第２の抵抗と、 （ｄ）上記第３のトランジスタのベース−エミッタ接合
   に並列に接続された第３の抵抗と、 （ｅ）上記第４のトランジスタのベース−エミッタ接合
   に並列に接続された第４の抵抗と、 （ｆ）上記第３のトランジスタのエミッタと上記第１の
   トランジスタのコレクタとの間に接続された第１のショ
   ットキー・ダイオードと、 （ｇ）上記第４のトランジスタのエミッタと上記第２の
   トランジスタのコレクタとの間に接続された第２のショ
   ットキー・ダイオードと、 （ｈ）上記ビット線対の１つの第１のビット線と上記第
   ３のトランジスタのエミッタとの接続部と、 （ｉ）上記ビット線対の１つの第２のビット線と上記第
   ４のトランジスタのエミッタとの接続部と、 （ｊ）上記第１及び第２のトランジスタのコレクタと上
   記ビット・アドレス・デコーダ回路との共通接続部と、 （ｋ）上記第５及び第６のトランジスタの第２のエミッ
   タと上記ビット高レベル・クランプ回路の出力端子との
   間の共通接続部と、 （ｌ）上記第５及び第６のトランジスタの第１のエミッ
   タと書込み制御回路との接続部とを有する ランダム・アクセス・メモリ。