JPS58118088A - ランダム・アクセス・メモリ・アレイ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明はランダム・アクセス・メモリ・アレイに関す
る。さらに詳細には、高速、高安定で、低い供給電力ｔ
ＦＥで動作するショットキ・バリア・ダイ万一ドが結合
されたバイポーラ・トランジスタ・セルを備えるランダ
ム・アクセス・メモリ・アレイに関する。

メモリ・セルとして交差的に結合てれた２つのバイポー
ラ・トランジスタを有するメモリ・アレイが非常によく
知られている。このメモリ・セルは、フリップ・フロッ
プ・セルと称されるもので、このメモリ・セルの２進直
の状態は、交差的に結合された２つのバイポーラ・トラ
ンジスタのいずれかが電流を通すことによシ決定される
。

フリップ・フロップ・セルの１つのタイプとして、ダイ
万一ドが結合きれたバイポーラ・トランジスタ・セルが
、ＩＢＭテクニカルディスクロージャプリテン、１９７
０年８月、ベージ６１６−６１７にＷｉｅｄｍａｎｎに
よって開示されている。このメモリ・セルでは、ダイオ
ードが各ビット線を各記憶節点に結合するのに用いられ
ている。負荷抵抗が各記憶節点を上方の固定電位に接続
してい（３） る。１本のワード線が、交差的に結合されたトランジス
タのエミッタに接続している。メモリ・アレイ内でのこ
のメモリ・セルの動作Ｈ１ＩｇＦ、ｇＪ、ソリッドステ
ートサーキット、Ｖｏｌ、５Ｃ−５、ベージ１８６−１
９’１，１９７０年１０月にＬｙｎｅｓ等により詳細に
説明されている。

このダイ万一ドが結合逼れたメモリ・セルの改良が、例
えｄ、ＩＢＭテクニカルディスクロージャフ゛リチン、
１９７４年５月、ベージ３９６５−６９６７にＢｅｒｇ
ｅｒ等によシ開示されている。これによれば、ショット
キ・バリヤ・ダイ万一ドが、普通のダイオードの代シに
、ビット線と対応する記憶節点との間の入力／出力装置
として用いられている。また、ＰＮＰ負荷デバイスが従
来の負荷抵抗の代りに用いられている。

このダイ万一ドが結合されたフリップ−フロップ・セル
ｆｉらに改良したものとして、米国特許第３９６９７０
７号に開示されるようなショットキ・バリア・グイ万一
ドを不飽和デバイスとして付加したものがある。この米
国特許第３９６９７（４） ０７号に示されるメモリ・セルは、グイ万一ドが結合さ
れたフリップ−フロップ・セルの有利な特徴を全て具体
ｆヒしている。ざらに、ショットキ・バリヤ・ダイオー
ドは、入力／出力カップリング・ダイオードとしてのみ
用いられるのではなく、不飽和デバイスとしても用いら
れている。各記憶節点に結合される１０キロオームの簡
潔な負荷抵抗も開示されている。このメモリ・セルは、
ランダム・アクセス・メモリ内でよシも、むしろ、連想
記憶装置の周辺回路内で使用されるもので、この目的の
ため、ランダム・アクセス・メモリにとっては好ましく
ない付加的な結合が記憶節点に設けられている。また、
交差的に結合されたトランジスタのエミッタに接続した
１本のワード線が、１行のメモリ・セルにアクセスする
のに用いられている。負荷デバイスの一端は、固定電位
（接地電位）に共通に接続されている。また、４．２５
ボルトの電位差（Ｗ地電位から一４２５ボルト）を持つ
電力供給源が開示でれている。このメモリ・セルは、後
述するこの発明のメモリ・アレイが持つのと同程度の回
路素子総数とそれによって生ずるコンパクトさを有する
ものであるが、高Ｋｍ差の電力供給源を有するとともに
スイッチ動作が町＃目な上側ワード線を持たないため、
後述するこの発明が有する高速度でかつ高い安定性の動
作と低い供給電力で動作するという優れた性能を持って
いない。

したがって、この発明の第１の目的は、ダイオードが結
合されたフリップ・フロップ・セルラ有するランダム・
アクセス・メモリ・アレイの安定性および動作速度全改
良することである。

この発明の第２の目的は、ダイ万一ドが結合されたフリ
ップ・フロップ・セルを最小の電力供給電圧でもって動
作することである。

この発明の第３の目的は、低コストで高密度のモノリシ
ック集積回路の製造全町症にする最小の素子総数から構
成されるダイ万一ドが結合されたフリップ・フロップ・
セルを有する改良されたランダム・アクセス・メモリ・
アレイを提供することである。

この発明のこれらの目的および他の目的は、従来の下側
ワード線に７１０えて上側ワード線を設けて、各メモリ
・セルが２つのワード線と２つのビット線を含む４つの
スイッチ動作０ｒｔｉＵな線によシアクセスできるよう
にすることによシ達成される。電流ミラーは、トランジ
スタが手続された電流スイッチによシ、所望の上側およ
び下側ワード線に選択的に切換えられる一定な読取りお
よび訂込み電流を供給する。電流スイッチは、非常に高
速度のスイッチング動作を与えることが知られている。

電流スイッチの動作の第２Ｖベルは、メモリ・セル自身
によシ与えられる。

センス増幅器の特別な配置によシ、センス増幅器の出力
節点からビット線の容量を隔離し、逆に、ビット線から
出力節点の容量を隔離して、高速度の検知を町なｇにし
ている。センス増幅器は、入力、すなわち、ビット線の
電流差に９答して、センス出力に相補的な電圧全供給す
る。

以下、この発明全図示の実施例に基いて説明する。

（７つ 第１図ないし第４図は、この発明の一実施例を示すもの
である。

まず、第１図全参照してこの実施例を説明する。

メモリ・セル１０は詳細に示されているけれども、メモ
リ・セル１２．１４．１６はブロックによシ示されてい
る。しかし、メモリ・アレイ内のすべてのメモリ・セル
は同一でアシ、メモリ・セル１０に詳細に示される回路
要素を有する。４つのメモリ・セルの行列が示きれてい
るけれども、ビット線の各対に沿って、すなわち列には
、６４またはそれ以上のメモリ・セルが配置てれておυ
、また、ワード線の各対に沿って、すなわち行には、６
２またはそれ以上のメモリ・セルが配置されている。メ
モリ・セル１０に示すように、メモリ・アレイ内の各メ
モリ・セルは第１トランジスタとしてのバイポーラ・ト
ランジスタＴ１および第２トランジスタとしてのバイポ
ーラ・トランジスタＴ２を有する。これらのトランジス
タＴ１およびＴ２は、ベースとコレクタが普通の交差結
合によシ相互に連結されている。トランジスタＴ１およ
（８） びＴ２のベースとコレクタとの間に接続されている第１
クランピング・ダイ万一ドおよび第２クランピング・ダ
イ万一ドとしてのショットキ・ダイ万一ドＤ１およびＤ
２は、それぞれ、普通の態様でもって不飽和デバイスと
して機能し、ベース領域内の少数キャリアの蓄積全減少
することにょシ、メモリ・セルのスイッチング速度を高
める。ショットキ・バリア・ダイ万一ドの従来型ダイ万
一ドに対する優越性は、半導体の設計者にはよく知られ
ている。しかし、他の低障壁のダイ万一ドのタイプもこ
こに用いて適切であることは明らかである。

各メモリ・セルは、図示するように、１対の第１および
第２人力／出力装置としての第１シヨツトキ・バリア・
ダイ万一ドＤ５および第２シヨツトキ・バリア・ダイオ
ードＤ４も有する。そして、各メモリ・セルは、図示す
るように、１対の第１負荀抵抗Ｒ１および第２負荷抵抗
Ｒ２を有する。

第１記憶節点ＮＯが、トランジスタＴ１のコレクタと、
ダイ万一ドＤ１およびＤ６のカソードと、負荷抵抗Ｒ１
の一端との共通連結点に形成されている。第２記憶節点
Ｎ１が、トランジスタＴ２のコレクタと、ダイ万一ドＤ
２およびＤ４のカソードと、負荷抵抗Ｒ２の一端との共
通連結点に形成されている。以上説明した要素の各々は
、このメモリ・アレイの本来の動作にとって必須である
。

付加的な要素は、各メモリ・セルの複雑式と大きさと全
不必要に増加し、その結果、メモリ・アＶイ全体の複雑
でと大きさとを不必要に増加するであろう。

各メモリ・セルは、２つのワード線と２つのビット線か
ら与えられる４つのアクセス・ポイントを必要とする。

従来において、この種のダイ万一ドが結合されたメモリ
・セルは、２つのビット線上１つのワード線からアクセ
スされるようになっておシ、上側ワード線がなかった。

従来では、上側ワード線の代シに、固定の電位が負荷抵
抗Ｒ１およびＲ２に印卯芒れていた。

この発明によれば、上側ワード線ＷＵが導電的に接続さ
れていて、負荷抵抗Ｒ１およびＲ２と共通の接続点を形
成している。下側ワード線〜ＶＬが導電的にトランジス
タＴ１およびトランジスタＴ２のエミッタに接続富れて
いて、トランジスタＴ１およびＴ２のエミッタと共通の
接続点全形成している。ショットキ・バリア・ダイオー
ドＤ３は、第１ビツト線としての左ピッ）線ＢＣＩ第１
記憶節点ＮＯに結合する第１人力／出力装置全形成して
いる。ショットキ・バリア・ダイ万一ドＤ４は、第２ビ
ツト線としての右ビット線Ｂ１を第２記憶節点Ｎ１に結
合する第２人力／出力装置を形成している。他のメモリ
・セル１２．１４．１６のそれぞれは、図示しない他の
付加的なメモリ・セルと同じく、１対のビット線と１対
のワード線とに、メモリ・セル１０と同様の態様で汲続
てれでいる。

ランダム・アクセス・メモリ・アレイは、よく知られて
いるように、アレイ内の特別のメモリ・セルにアクセス
して、このセル内に情報全書込んたシ、このセル内の情
報全読取る目的のために、ワード・デコーダ、ビット・
デコーダおよびセンス増幅器全必要とする。これらを以
下に説明する。

以下の説明から理解されるように、これらの回路素子の
配置およびこれらの回路素子同士の共同動作およびこれ
らの回路素子と記憶セルとの共同動作は、メモリ・アレ
イの高速で安定な動作ができるように構成づれでいる。

これに関して、ワード・デコーダをまず説明する。

ワード・デコーダ２０は、図示のように、通常のＴＴＬ
の様に接続てれたマルチ・エミッタ・トランジスタＴ３
ｉ有する。トランジスタＴ６のコレクタとベースには、
不飽和クランプとしてのショットキ・バリア・ダイ万一
ドＤ５が接続している。抵抗Ｒ６が、トランジスタＴ３
のベースト接地電位との間に接続されている。トランジ
スタＴ３のコレクタは、ショットキ・バリア・ダイ万一
ドＤ６とトランジスタＴ４の直列接続を経て、電Ｉｆｆ
ＶＥＥ（−２，２ボルト〕に結合てれている。上述の構
成の代りに、トランジスタＴ４　（ｉのワード・テコー
タ内の対心する全てのトランジスタを含む〕のエミッタ
を−１，６ボルトに接続することにより、ンヨットキ・
バリア・ダイ万一ドＤ６全省略することができる。トラ
ンジスタＴ３のコレクタは、抵抗Ｒ４を経て接地電位に
接続されている。デコーダ信号としてのワード・デコー
ダ２０の出力は、節点乙に接続でれたトランジスタＴ３
のコレクタに供給され、トランジスタＴ５および第６ト
ランジスタとしてのトランジスタＴ６のベースに供給さ
れる。トランジスタＴ５のコレクタは、下側ワード線Ｗ
Ｌに汲続されておシ、トランジスタＴ５のエミッタはワ
ード選択線ＷＳに接続されている。トランジスタＴ６の
コレクタは上（Ｊ４Ｕワード、ＨＷ　Ｕ　Ｋ　ｆｆ続さ
れておシ、トランジスタＴ６のエミッタは読取シ／淋込
み選択線ＲＷに接続されている。以降の説明から明らか
となるように、トランジスタＴ６は瞥込みサイクル中に
のみ導電状態となるが、トランジスタＴ５は、接続され
ている行が選択されている時には、読取シとＩ込みの両
方のサイクル中に導電状態となる。下側ワード線ＷＬに
沿った各々のメモリ・セル内のトランジスタＴ１および
Ｔ２のどちらかは、常時電流を流しているため、トラン
ジスタＴ５は相対的に大きい電流を受容するために十分
大きくなければならない。たとえば、ワード線に沿って
６２の記憶セルが置かれているとすると、トランジスタ
Ｔ５は１つのメモリ・セルを通って流れる電流の３２倍
を運ばなければならない。ワード・デコーダは、たとえ
ば、チップの真中に沿って１列に配することができる。

もし、１行に６４藺のメモリ・セルが設けられていると
すると、ワード・デコーダの両側に３２藺のメモリ・セ
ルが配でれる。

このようにすると、２つのトランジスタＴ５が必要とな
シ、各トランジスタＴ５はそれぞれ３２飼のメモリ・セ
ルに流れる電流を流す。一方、トランジスタＴ６には小
電流しか流れないため、６４１固の全部のメモリ・セル
に対して、１つのトランジスタＴ６のみを、上側ワード
線ＷＵの切換えのために用いることができる。

上側および下側ワード線の各対に対して１つの独立なワ
ード・デコーダが与えられる。したがって、メモリ・セ
ル１４．１６、等を含む行に対しては、もう１つのワー
ド・デコーダが、トランジスタＴ５’およびＴ６’のベ
ース電極に接続した節点６′に出力を与える。左ビツト
線ＢＯと右ビット線Ｂ１とを有する図示の列に沿って６
４（固のメモリ・セルが配置されている場合には、６４
［固の対応するトランジスタＴ５およびＴ６と共に６４
個のワード・デコーダが必要とてれる。

このメモリ・プレイの全体的な動作において、一定な読
卿シ電流１ｒおよび訂込み電流Ｉｗを供給する定電流源
が必要である。この定電ＩＮ、源は、トランジスタＴ７
、Ｔ８、Ｔ９および抵抗Ｒ５からなる電流ミラーによシ
与えられる。トランジスタＴ７のコレクタとベースは、
一端が接地電位に接続てれた抵抗Ｒ７の他端に一緒に接
続されている。トランジスタＴ８のコレクタはワード選
択線ＷＳＶｒＣ接続づれておシ、一方、トランジスタＴ
９のコレクタは読取シ／許込み選択線ＲＷＩ／ｌｃ接続
されている。３つのトランジスタＴ７、Ｔ８、Ｔ９のベ
ース電極とエミッタ電極とはそれぞれ共通に連結でれて
おり、エミッタ電極は全て電位ＶＥＥ（−２，２ボルト
）の端子に接続されている。これら３つのトランジスタ
Ｔ７、Ｔ８、Ｔ９は集積回路形態内に同一のトランジス
タとして製作される。

抵抗Ｒ５’に流れる電流は、トランジスタＴＺｉ順方向
にバイアスし、そして、同じベース−バイアス電圧をト
ランジスタＴ８およびトランジスタＴ９に印加して、６
つのトランジスタＴ７、Ｔ８、Ｔ９の全部に同じ電流を
流す。読取シ／ｉ込み選択線ＲＷＫは、コレクタが電に
ＶＣＣＣ＋１．４ボルト）の端子に接続σれた第４トラ
ンジスタとしてのトランジスタＴ１０のエミッタが接続
されている。トランジスタＴ１０は、ベース端子に制御
信号としての読取り／暫込みクロック信号を受け、これ
により読取り捷たは言込み操作のどちらかを行うことを
決定する。

上側ワード線ＷＵの各々は、抵抗的に正電圧電源ＶＣＣ
Ｃ＋１．４ボルト〕の端子に結合てれている。第１図に
おいては、抵抗Ｒ６、抵抗Ｒ７およびトランジスタ’ｒ
Ｍ　１ｉ有する特別な回路が示きれている。この回路は
、非線形インピーダンスを与える。非線形インピーダン
スを有する曲のタイプの回路、または、屯−の抵抗のよ
うに線形インピーダンスを有する回路を用いて、上側ワ
ード線ＷＵのそれぞれ全電位ＶＣＣＣ＋１．４ボルト）
の端子に接続することができる。

メモリ・プレイ内でのもう１つの必須の要素として、セ
ンス増幅器３０がある。ビット線ＢＯおよびＢ１の各対
に対して１つのセンス増幅器３０が設けられている。し
たがって、１本のワード線に沿って３２蘭のメモリ・セ
ルが１行を形成しているとすると、３２圓のセンス増幅
器が必要である。前述したようにワード・デコーダの両
側に３２個の記憶セルが配置される場合は、６４個のセ
ンス増幅器が必要である。図示のセンス増幅器３０はベ
ース接地設計である。これば、トランジスタＴ１２およ
びＴ１３のベース電極が共通に接続されて、ＡＣＷ地を
形成していることを意味している。トランジスタＴ１２
のエミッタは、左ビツト線ＢＯと抵抗Ｒ８に接続てれて
いる。抵抗Ｒ８は電位ＶＴ（−０，７ボルト）の端子に
接続されている。この端子は、約−０７ボ／Ｌ／　）の
電位源であるが、−２２ボルトのＶＥＲ電圧供給源に接
続することもできる。トランジスタＴ１３のエミッタは
、右ビット線Ｂ１と抵抗Ｒ９に接続している。

抵抗Ｒ９は、その一端が抵抗Ｒ８と同じ電１ｆｆＶＴ（
−０７ボルト）の端子に接続している。トランジスタＴ
Ｉ２およびＴ１３の共通に接続されたベース電極は、ダ
イ万一ド芳続型トランジスタＴ１４のコレクタに接続し
ている。トランジスタＴ１４のエミッタは接地電位に摺
続芒れている。啜地電位は、基準電位ＶＲとして用いら
れる。トランジスタＴ１２およびＴ１３のベース・コレ
クタ接合は、それぞれ不飽和クランプとして機能するシ
ョク）−１’−・バリア・ダイ万一ドＤ７およびＢ８に
より、連結てれている。トランジスタＴ１２、Ｔ１３、
Ｔ１４のコレクタは、それぞれ、負荷抵抗Ｒ１０、Ｒ１
１、Ｒ１２全経て、ＶＣＣ電位源（＋１．４ボルト）に
抵抗的に接続でれている。

岐後に、待機時において、下側ワード線ＷＬが電位ＶＥ
Ｅに結合てれている必要がある。メモリ・セル１０．１
２等の行の下側ワードｍＷＬに対しては、トランジスタ
Ｔ１５、Ｔ１６および抵抗Ｒ１３、Ｒ１４、Ｒ１５を有
する回路が図示のように接続されることにより、電ｍＶ
ＥＥへ結合式せている。トランジスタＴｉ５のコレクタ
は下側ワード線ＷＬＫ接続てれておシ、ベースはトラン
ジスタＴＩ／、のベースに接続されている。トランジス
タＴＩ／、はベースとコレクタが結合していて、抵抗Ｒ
１５を介して接地電位に接続てれている。

トランジスタＴ１５のエミッタは抵抗Ｒ１３に接続さｎ
ている。トランジスタＴＩ６のエミッタは抵抗Ｒ１４に
接続されている。抵抗１３および１４の他端は共通に電
位ＶＥＥ（−２，２ボルト）に接続されている。メモリ
・セル１４．１６等の行の下側ワード線ＷＬＫは、対応
する回路素子がダッシュを付けて示される同様の回路に
接続されている。

次に、第２（２）全参照してビット選択回路を説明する
。ビット選択回路は、２進法の「１」または「０」が１
込まれるべきかどうか、るるいは、読ａｂ操作が行なわ
れているかどうかに応じて、左側ビット線ＢＯまたは右
側ビット線Ｂ１に適当な入力を供給する。同じく第２図
の回路は、図示しない周知のビット・スイッチ・トラン
ジスタに制御信号を与えて、第１図中のセンス増＠器３
０の真出力および（または）相補出力の開閉を行う。

左側ビット線ＢＯと右側ビット線Ｂ１の適当な対を選択
するため、ビット・デコーダが必要である。この発明の
メモリ・アレイに用いるのにふざわしいビット・デコー
ダ４０は、第１図において説明したワード・デコーダ２
０に類似したものである。このため、第２図の回路中の
対応する回路素子は説明の便宜上、ダッシュを付けた符
号により表示する。４つのエミッタを有するマルチ・エ
ミッタ・トランジスタＴ３’が、６つのエミッタを有す
るマルチ・エミッタ・トランジスタＴ３の代シに示され
ている。当業者に仰られているように、このようなマル
チ・エミッタ・トランジスタの数は、デコードされるピ
ット数に依存して設計される。

第２図のビット選択回路は、また、第１図中で使用され
た電流源と同じ電流ミラーを開用している。同じタイプ
の電流ミラーｔｐ用しているため、再び対面する回路素
子は説明の便宜上、ダッシュを付けた符号で表示する。

抵抗Ｒ５’は四地されているけれども、池の正電位、例
えば電位ＶＣＣ（＋　１．４ボルト）に接続てれていて
も所望の定電流を供給することができる。トランジスタ
Ｔ９’を通じて導出された定電流は、複数のトランジス
タＴ１０１、トランジスタＴｌＯ２等に番続されている
。これらのトランジスタの数は、メモリ・アレイの大き
さにより決まる。トランジスタＴ１０１のベース電極ハ
、前述のビット・デコーダ４０の出力端（内部節点４０
′）であるトランジスタＴ３’のコレクタに接続されて
いる。図示しないもう１つのビット・デコーダの出力が
、トランジスタＴｌＯ２のベースに接続されている。以
下同様である８そして、トランジスタＴ１０１、トラン
ジスタＴｌＯ２等の内の１つが、トランジスタＴ１０１
．１−ランラスタＴｌＯ２等の残シが遮断状態にある時
、常時導電状態にあるようになっている。トランジスタ
Ｔ１０１のコレクタが、トランジスタＴ１０３、トラン
ジスタＴ１０４およびトランジスタＴ１０５の共通に接
続されたエミッタに接続されている。これらトランジス
タＴ１０３、トランジスタＴ１０４およびトランジスタ
Ｔ１０５の共通に接続されたエミッタは、また、接地電
位に接続きれた抵抗Ｒ１０１に接続芒れている。トラン
ジスタＴ１０３のベースはＷＯ端子に接続されており、
トランジスタＴ１０４のベースはＷ１端子に接続避れて
いる。、２進法の「０」または「１」が瞥かれるかどう
かに応じて、トランジスタＴ１０３およびＴ１０４のベ
ース電極の一方、または、他方が活性「ヒされる。読駿
シ操作に対しては、ＷＯ端子およびＷ１端子の両方が低
レベルに保たれる。トランジスタＴ１０５のベースは接
地電位に接続てれている。トランジスタＴ１０３のコレ
クタは、左ビツト線ＢＯを駆動するために、駆動ｑ目方
を高めるビット・ドライバに接続されている。左ピント
線ＢＯのビット・ドライバは、図示のように接続された
反転トランジスタＴ１１０とエミッタ・フ万ロワ・トラ
ンジスタＴ１１２とを有する。トランジスタＴ１１０１
ｄ、そのベースとコレクタとがショットキ・ダイ万一ド
０１１０によりクランプでれている。抵抗Ｒ１１０はト
ランジスタＴ１１０のコレクタ負荷であり、抵抗Ｒ１１
２４’ｉトランジスタＴ１１０のエミッタと電位ＶＴ（
−０，７ボルト〕の端子との間に接続されている。当業
者に知られているように、池の種々のインバータやエミ
ッタ・フｔロワ回路が所望の機能全実行できるであろう
。トランジスタＴ１０４のコレクタは、右ビット線Ｂ１
の対応する反転ドライバに同様に接続されている。対応
する回路素子が、対し符号にダッシュを付けて示でれて
いる。

トランジスタＴ１０６のコレクタ、また、抵抗Ｒ１０６
に接続されており、一方、トランジスタＴ１０４のコレ
クタは負荷抵抗Ｒ１０４に接続されている。抵抗Ｒ１０
３および抵抗Ｒ１０４の他端は互いに共通に接続でれて
いて、そして、抵抗Ｒ１０５とトランジスタＴ１０６の
エミッタとに接続されている。トランジスタＴ１０６は
ダイ万一ド接続型トランジスタであり、そのコレクタが
電位ＶＣＣ（＋１．４ボルト）の端子に接続されている
。抵抗Ｒ１０５の他端は、接地を位に接続されている。

トランジスタＴ１０６と抵抗Ｒ１０５の機能は、抵抗Ｒ
１０３と抵抗Ｒ１０４の共通結合点を、１ベース−エミ
ッタ電圧降下分だけ電位ＶＣＣより低い電位ノベルに設
定するものである。

しかし、トランジスタＴ１０６と抵抗Ｒ１０５ｔなくし
て、抵抗Ｒ１０３と抵抗Ｒ１０４の共通結合点を＠接に
電位ｖＣＣへ接続することができる。

トランジスタＴ１０５の負荷抵抗は抵抗Ｒ１［）８であ
り、抵抗Ｒ１０８の他端（ｌ−ｉ電位ＶＣＣ（−）−１
４ボルト）に接続されている。トランジスタＴ１０５の
ベース電極は基準電位としての接地電位に接続されてお
り、したがって、トランジスタＴ１０３およびＴ１０４
と共に電流スイッチ回路を形成している一以降の説明か
ら明らかになるように、トランジスタＴ１０１が導電状
態になる時はいつでモ、足電流を流すためにトランジス
タＴ１０５または、トランジスタＴ１０３およびＴ１０
４の１つの内のどちらかが導電状態となる。トランジス
タＴ１０５のコレクタは図示しないピット・スイッチに
出力を供給する。トランジスタＴ１０５のコレクタは、
抵抗Ｒ１０７が直列接続されたダイ万一ド接続型トラン
ジスタＴ１０７により接地電位に接続されている。以上
、この発明の詳細な説明した。以下、作用を説明する。

この発明によるメモリ・プレイの作用を、第１図および
第２図に加えて、第３図および第４図の波形図を参照し
て説明する。読＠シおよび瞥込み操作を順次に説明して
行く。波形の振幅に相応して、全ての端子および接地点
に、前述したような大きざの電位ｖｃＣ，ＶＥＥ、ＶＴ
または基漁電位が供給されている。

最初に、読取シ操作を説明する。第１図中のメモリ・セ
ル１０にアクセスするためにハ、トランジスタＴ３のエ
ミッタ端子のすべては高レベルに持ち上げられなければ
ならない。トランジスタＴ３のエミッタへの入力は、図
示しないチップ、アドレス受信回路より受信される。典
型的には、トランジスタＴ３のエミッタでの高レベル入
力は、−０，５Ｖ付近であり、一方、低Ｖベル入力は−
１゜５ｖ付近である。したがって、第１図中に示される
特別なワード・デコーダ２０を選ぶためには、トランジ
スタＴ３の全てのエミッタは高レベルに持ち上げられな
ければならない。これにより、節点乙の電位が、第３図
に示すように、−１，２ボルトの低レベルから−０，７
５ボルトの高レベルに上昇する。この高レベルは、電位
ＶＥＥに接続したショット−？・バリア・ダイ万一ドＤ
６が直列に接続されたダイ万一ド凄続型トランジスタＴ
４によシフランプてれる。節点３のこの高レベルは、ト
ランジスタＴ６のベースのトランジスタＴ５のベースと
に刀口えられる。

トランジスタＴ６は、その列に沿ったトランジスタＴ６
’および池の図示しないトランジスタ（例えば、全部で
ろ４閂ある）と共に電流スイッチの配置構成で、定電流
源のトランジスタＴ９に接続ｇＡでいる。しかし、トラ
ンジスタＴ６は、また、トランジスタＴ６’等と同じよ
うに、トランジスタＴＩＯと共に電流スイッチの配置構
成で、定電流源全形成するトランジスタＴ９に接続され
ているため、トランジスタＴ６は、そのベース電倣カト
ランジスタＴ１０のベース電位よりも高い電位にある時
にのみ導電状態となる。読取り操作中、トランジスタＴ
１０のベースはがなり高７ベル（例えば、−〇、３ボル
ト）にあシ、このため、トランジスタＴ１０ば、トラン
ジスタＴ６のベースが高ノベルにあるか低レベルにある
かにかかわらず、導電状態を続ける。したがって、読取
シ中はトランジスタＴ６、Ｔ６′等ｉｌ″ｉ′１つも導
電状態とならない。しかし、トランジスタＴ５は、他の
トランジスタＴ５’等と共に電流スイッチ結合している
ため、トランジスタＴ５、Ｔ５’等の１つは、トランジ
スタＴ８から導出てれる定電流全部すために導電状態に
ならなければならない（この定電流の実際の直は、トラ
ンジスタＴ７、Ｔ８、Ｔ９を順方向にバイアスする電Ｉ
Ｒｉ決定する抵抗Ｒ５の太きでにより決まシ、これら６
つのトランジスタＴ７、Ｔ８、Ｔ９は同じ大きさの電？
＆を流す）。この例では、トランジスタＴ５のベースが
高ノベルに持ち上げられるため、トランジスタＴ５は導
電状態となシ、下側ワード線ＷＬ？大よそ一０３５ボル
トから一１０ボルトへ下降式せる。

トランジスタＴ１およびＴ２（このワード線に沿った例
えば３２１固の曲のメモリ・セルも同シ〕ノエミツタｉ
ｌ″ｌニー１．０ボルトの電位となる。これは、メモリ
・セルを通る電流を増大させ、上側ワード線ＷＵｉ＋０
．５ボルトから＋０２ボルトへ下降式せる。

この発明の説明全体中において、全ての電圧および電流
直は、説明のために与えられているのであり、この発明
の限定全意味するものではない。

芒らに、例示のため、待機状態にあるようなメモリ・セ
ルの２進直状態は、第１記憶節点ＮＯが＋０４ボルトに
あシ、第２記憶節点Ｎ１が−０１５゜ボルトにあると仮
定する。これら待機状態における電圧１１ｉＩは、抵抗
Ｒ１３、Ｒ１４、Ｒ１’５の大きさおよびトランジスタ
Ｔ１５、Ｔｌ６によ、！ｌｌｌ決定される。この回路は
、待機状態における下側ワード線ＷＬの電（８１２全設
定する。

このように仮定された例において、記憶てれた２進ビツ
トは、トランジスタＴ２．’を導電状態にし、トランジ
スタＴｌｉ遮断状態にした状態に、メモリ・セル１０を
置く、（シたがって、待機状態中、第２記憶節点Ｎ１が
一０１５ボルトにあシ、第１記憶節点ＮＯが＋０．４ボ
ルトにある。下側ワード線ＷＬの電にか下降されると、
そのワード線に沿ったメモリ・セルは導電状態がよシ激
しくなシ、一方のトランジスタは十分に遮断状態と々つ
だまま、他方のトランジスタが全電流を流す、、、）。

この例において、トランジスタＴ２は、トランジスタＴ
８の定電流の一部分を、ダイ万一ドＤ４を経てよシ多く
流すように々る。これによシ、トランジスタＴ１３から
増加の電流が導出される、トランジスタＴ１３から導出
きれた増力口の電流は、出力節点１１の電位を、待機状
態の大よそ＋０７５ボルトから読取シ操作中に＋０．４
５ボルトへ下降式せる。同時に、トランジスタＴ１２ば
よ多少ない電流を流すようになり、そのコツフタの相補
出力ｉ＋０．７５ボルトまで下昇σせる。抵抗Ｒ８およ
びＲ９は、メモリ・セル１０（または、同じ列上の選択
σれた他のメモリ・セル）の状態にかかわらず、ブリー
ダ電流を負荷抵抗Ｒ１０およびＲ１１をそれぞれ経て流
し、トランジスタＴ１２およびＴ１３を常にバイアスす
る。このブリーダ電流は、トランジスタＴ１２およびＴ
１３ｉ高速線形差動増幅器として動作芒せ、また、節点
９（またハ節点１１）の高７ベル電［Ｑ（＋０．７５ボ
ルト〕の太き芒を決定する。常に列内の１つのメモリ・
セルが選択芒れているため、増Ｄ口のセンス電流カ常に
トランジスタＴ１３（またはトランジスタＴ１２）を通
して流れ、したがって、節点１１（または節点９）の低
レベル電位（＋０．４５ボルト）の大きさを決定する。

読取り操作前のセンス増幅器の状態は、前に読敗り操作
が行なわれたメモリ・セルの状態に依存することに留意
すべきである。第６図において示される波形図中におい
て、変化のタイミング、を見ることかできるように、現
在演出でれているものと異なる２進数のビットが前に険
出されていたと仮定している。もちろん、もし、メモリ
・セル１０内から険出芒れた２進数が同じ列内で前に険
出された２進数と同じものであるならば、トランジスタ
Ｔ１２およびＴ１３のコＶクタにおける真出力および相
補出力の高ノベルおよび低ノベルの相対豹変ｆヒは生じ
ないことが叩解きれる。この読取す操作において、トラ
ンジスタＴ２が導電状態にあったメモリ・セル１０は、
２進数の「１」を記憶してｂたものと仮定している、し
たがって、第１記憶節点ＮＯは、下側ワード線ＷＬより
１ベース・エミッタ電圧降下分たけ高い電圧にあって、
一方、第２記憶節点Ｎ１は１ベース・エミッタ電圧降下
分から１シヨントキ・バリア・ダイ万一ド電王降下分？
引いた電圧分たけ下側ワード酸ＷＬよシ高い電圧にあっ
た。換言すれば、選択前には、第１記憶節点ＮＯは大よ
そ＋０．４ボルトであって、一方、第２記憶節点Ｎ１は
大よそ−０，１５ボルトでらった。２つの記憶節点間の
この５５０ミ’Ｊボルトの電圧差は、非常に安定したＤ
Ｃステーブル・メモリ・セルを生ずる。第３図中の波形
図から理解することができるように、この電千差は読取
り操作中維持され、そして、６００ミリボルト（−０１
ボルトと−０，７ボルトとの間の電圧差）の電圧差とな
シ、読取り操作を通じて非常に高い安定性を生ずる。

この高い安定性に加えて、高速読取りが電流切シ換え操
作の２つのレベルによって達成きれる。

電流切り換えの第１のレベルは、トランジスタＴ５の選
択によシ、トランジスタＴ８から導出された定電流が、
池の下側ワード線から選択てれた下側ワード線へ切シ換
えられることにょシ行なわれる。電流切シ換えの第２の
レベルは、メモリ°セル内において、定電流の一部分が
交差的に結合てれた２つのトランジスタ内の導電状態に
ある１つのトランジスタに切換えられることにより生じ
、この定電流は対心する入力／出力装置としてのショッ
トキ・バリア・ダイ万一ドおよびセンス増幅器の対口す
る半分全通して流れる。ワード選択線ＷＳ上のけ−の電
流源は、所望の下側ワード線を選択することと、この下
側ワード線に沿ったメモリ・セルから情報を読取ること
との両方に用いられていることに留意すべきである。周
知のように、節点９および１１におけるセンス増幅器６
０の出力は、１ｚ１示しないビット・スイッチに芒らに
供給てれ、選択芒れだワード線に沿った１つのメモリ・
セルの内容を読取る。

前述の読取り操作中、ビット線Ｂ　ＯおよびＢ１け、セ
ンス」慴幅器６０によって与えられるバイアスにより、
接地雷立に保たれている。しかし、酢込み操作中、ビッ
ト線の１つは、第２図に示す回路により高ノベルに維持
される。第２図の回路は、前述したようなビット・デコ
ーダと、電流ミラーによって形成きれるに電流源とを有
する。この特別のビット・デコーダ２０が選択きれたと
仮定すると、トランジスタＴ３’のエミッタ端子の全て
の入力が高ノベルに持ち上けられ、トランジスタＴろ′
のコＶクタが高ノベルに持ち上げられる。

これは、トランジスタＴ１０１’に導電状態にし、一方
、曲の全ての同様に結合きれたトランジスタＴｌＯ２等
を遮断状態にする。トランジスタＴ１０１は、トランジ
スタＴｌＯ２等と共に電流スイッチ全構成しているので
、電流ミラーから供給された定電流は全てトランジスタ
Ｔ１０１を流れるように切換えられる。この定電流は、
トランジスタＴ１０３、Ｔ１０４またはＴ１０５の１つ
を経て導出され、そして、最後に抵抗Ｒ７０３、Ｒ１０
４またはＲ１０８によシ、ｒ　Ｉ　Ｊ（７）ｉ込み信号
または「０」の書込み信号またはビット・スイッチング
・ゲーティング信号を発生する８したかって、読取シ操
作中、ＷＯ端子およびＷ１端子は低ノベルに維持される
。これはトランジスタＴ１０５を導電状態にし、読取り
操作を実行するために適当なビット・スイッチに低ノベ
ルのゲーティング信号を与える。また、ＷＯ端子および
Ｗ１端子が低ノベルにあると、トランジスタＴ１０３お
よびトランジスタＴ１０４が遮断状態にあシ、トランジ
スタＴ１１２およびトランジスタＴ１１２’を遮断状態
に維持する。これにより、ビット線ＢＯおよびビットａ
Ｂ１”ｚ、センス増幅器３０により平地電位付近にバイ
アスてれるようにし、選択芒れたメモリ・セルによシ切
シ換えられるようにする。

ビット・デコーダ４０は典型的なＴＴＬ回路でるる。電
位ＶＥＥの端子に直列接続されたＮＰＮトランジスタＴ
４’とショットキ・バリア・ダイオードＤ６’はデコー
ダ４０の内部節点４０′全高ノヘルに設定するためのク
ランプを形成スル。

第１図に関して述べたように、第２図に示す回路の代シ
に、トランジスタＴ４’のエミッタ全一１．６ボルトに
接続し、各ビット・デコーダからショットキ・バリア・
ダイ万一ドＤ６”ｆｒ＠ｈ外すことができる、全ての入
力が高レベルであるデコーダ４０が選択され、内部節点
４０′が高レベルになり、トランジスタＴ１０１ｉ導電
状態にする。

他の全てのビット・デコーダは１つ又はそれ以上の入力
が低レベルとなり、内部節点（４０′に対しする）が放
電芒れるようにし、低レベルの状態になシ、トランジス
タＴｌＯ２等を遮断状態にする。

抵抗Ｒ１０１は大きな直の抵抗であシ、トランジスタＴ
１０３、Ｔ１０４およびＴ１０５のエミッタの共通接続
点を、選択されていない全てのビットに対して接地電位
に維持する。これは、ＷＯ端子の接続線またはＷ１端子
の接続線が高レベルになる時、容量性電流（トランジス
タＴ１０３、Ｔ１０４およびＴ１０５のエミッタの共通
接続点を充電する）によシ、選択きれていないビットの
トランジスタＴ１０４のコノフタまたはトランジスタＴ
１０３のコノフタのどちらかに誤動作を、ＷＯ端子の接
続線またはｗ１端子の慴続線が生ずるの全防止する。ト
ランジスタＴ１０７と抵抗Ｒ１０７の回路は、トランジ
スタＴ１０７のコノフタ全所望の電圧の高レベルに設定
するクランプを形成する。

読＠シ操作の説明中においては、トランジスタＴ１０３
およびトランジスタＴ１０４’ｚ共に遮断状態にするた
めに低レベルに共に保たれているＷＯ端子およびＷ１端
子にょシ、ビット線ＢＯおよびＢ１は接地電位に保たれ
ていて、ビット線ＢＯおよびＢ１のノベルはセンス増幅
器によシ設テすることができた。、書込み操作を実行す
るためには、ＷＯ端子およびＷ１端子の１つは高レベル
に持ち上げられなければならない、、ＷＯ端子またはＷ
１端子のどちらか一方が高レベルに持ち上げられるト、
トランジスタＴ１０５ば、図示しないビット・スイッチ
に負のゲーティング信号全供給しないように遮断される
。ＷＯ端子が高レベルに持ち上げられたと仮定すると、
トランジスタＴ１０６は導電状態となシ、トランジスタ
Ｔ１１０を遮断状態にする。このため、トランジスタＴ
１１０のコノフタは、電位Ｖ　ＣＣＣ＋１．４ボルト）
まで上昇する。これは、トランジスタＴ１１２ｉ導電状
態にし、左ビットｍＢＯｋ大よそ１ベース・エミッタ電
圧降下分だけ電圧ＶＣＣよシ低い約＋０．５ボルトの高
レベルに持ち上げる８右ビツト線Ｂ１に対する瞥込み操
作は、左ビツト線ＢＯのｉ込み操作と同じでろ、）、ｗ
ｉ端子が高レベルに持ち上げられる一方、ＷＯ端子が低
レベルに維持でれる。

ｉ込み操作中、節点３（第１図中のトランジスタＴ５お
よびＴ６のベース）の信号が、瞥込み操作中においても
前述の読取シ操作中と同様になるように、適切なワード
・デコーダが再び選択されなければならない。トランジ
スタＴ５は、前述の読駿シ操作中と同様に曾込み操作中
、導電状態となシ、選択された下側ワード線に電流を切
勺換え、下側ワード線ＷＬの電圧を一０３５ボルトから
−１，０ボルトへ減する。第４図の波形図に示されるよ
うに、これによシ、上側ワード線ＷＵが＋０．２ボルト
になシ、メモリ・セルの第１記憶節点ＮＯが−０，１ボ
ルトになシ、メモリ・セルの第２記憶節点Ｎ１が−０，
７ボルトになシ、そして、この時点１では、回路はあた
かも読＠シ操作を実行する場合と同じである。しかし、
この時点で、トランジスタＴＩＯのベースの低レベルの
書込み信号入力が、瞥込み操作が行なわれることを知ら
せる８トランジスタＴ１０のベースの低レベルの曾込み
信号は、トランジスタＴ１０のベースの電圧ヲトランジ
スタＴ６のベースの電圧よシも低くする。

前述したように、トランジスタＴ６とトランジスタＴ１
０とは電流スイッチの配置構成で連結てれているため、
トランジスタＴ９の定％ｒ流が、遮断状態となるトラン
ジスタＴ１０から導電状態となるトランジスタＴ６へ切
シ換シ、上側ワード線ＷＵを急激に−０，４ボルトまで
下降芒せる。同時に、第２図の回路で決められるように
、左ビツト線ＢＯを零ボルトに維持したまま、右ビット
線Ｂ１を十０５ポル）ｔで上昇芒せる。このため、メモ
リ・セル１０の第２記憶節点Ｎ１はショットキ・バリア
・ダイ万一ドＤ４を経て充電きれ、一方、メモリ・セル
１０の第１記憶節点ＮＯは抵抗Ｒ１’ｚ経てゆつくシと
放電きれる（事実、上側ワード線ＷＵは、今、メモリ・
セルの第１記憶節点ＮＯよシも低い電位にある）。臨界
点（大よそ、−〇、３ボルト）ｖｃなると、メモリ・セ
ルの第２記憶節点Ｎ１の電位が第１記憶節点ＮＯの電位
を越え始め、そして、メモリ・セルの状態が切シ換った
と考えられる。トランジスタＴ１が導電状態になると、
電流がショットキ・バリア・ダイ万一ドＤ３ｉ１１て導
出式れ、トランジスタＴＩ２は出力節点９の電圧を降下
させる。トランジスタＴ１が導電状態になることによシ
、メモリ・セルの第１記憶節点ＮＯの電圧が一０７Ｖ以
下に下降し、センス増幅器３０の節点９の電圧が＋〇、
　２５　Ｖに下降する。

これは、トランジスタＴＩ２の飽和を発生するが、ショ
ットキ・バリア・ダイオードＤ７のクランプ作用によシ
防正される。この時点で、トランジスタＴＩＯのベース
の読＠シ／瞥込み信号は、高レベルに戻シ、トランジス
タＴＩＱｆ導通状態にし、これによシ、トランジスタＴ
６に遮断状態にし、上側ワード線ＷＵの電位を＋〇、　
２　Ｖへ戻す。同時に、ビット回路は、トランジスタＴ
１１２およびＴ１１２’のうちの導電状態にある方を遮
断状態にし、センス増幅器３０７％ビット線Ｂ１のレベ
ルを零ボルトにし、メモリ・セル１０＠読駿１：＞モー
ドへ戻す。後で、下側ワード線ＷＬが解除されると、メ
モリ・セルは、第３図の波形図の始めに説明したような
待機状態へ戻る。

以上説明されたものは、ショットキ結合されたフリップ
・フロップ・メモリ・セルを有する高速度・高安定なメ
モリ・アレイである。このメモリ・アレイは、電流スイ
ッチ操作のいくつかのレベル（大変速いものと知られて
いる）と、メモリ・セル、センス増幅器、池の周辺回路
の全体構成の関係によシ特徴づけられている。これらの
要素の結合は、高速度の動作ｆ　ｏＪ　牝にし、相対的
に低い富力供給電位を可能にしている。

この発明を、その好ましい一実施例に関して詳細に説明
して＠たが、当業者に理解されるように、この虻明の精
神を逸脱しない範囲で、種りの変形、変更が可能である
。例えば、回路内のトランジスタの導電型は、バイアス
の配置を適当に変えて、反対導電型にすることができる
。トランジスタ、ダイ万一ドおよびその龍の要素は、記
憶セル内の種々の信号レベルを変えることを所望する場
会、変更することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例によるランダム・アクセス
・メモリ・アレイの回路図、第２図は第７図のランダム
・アクセス・メモリ・アレイのためのビット選択回路の
回路図、第３図は第１図のランダム・アクセス・メモリ
・アレイの読取り操作を表した波形図、第４図は第１図
のランダム・アクセス・メモリ・アレイの１込み操作を
表した波形図である。 １０．１２．１４．１６・・・・メモリ・セル、２０・
・・・ワード・デコーダ、３０・・・・センス増幅器、
４０・・・・ビット・デコーダ、Ｔ１・・・・第１トラ
ンジスタ、Ｔ２・・・・第２トランジスタ、Ｄｌ・・・
・第１クランピング・ダイ万〜ド、Ｂ２・・・・第２ク
ランピングｅダイ万一ド、Ｂ３・・・・第１シヨツトキ
・バリア・ダイ万一ド、Ｂ４・・・・第２シヨツトキ・
バリア・ダイ万一ド、Ｒ１・・・・第１負荷抵抗、Ｒ２
・・・・第２負荷抵抗、ＮＯ・・・・第１記憶節点、Ｎ
１・・・・第２記憶節点、ＷＵ・・・・上側ワード線、
ＷＬ・・・・下側ワード線、ＢＯ・・・・第１ビツト線
、Ｂ１・・・・第２ビツト線、Ｔ６・・・・第３トラン
ジスタ、Ｔｌｏ・・・・第４トランジスタ。 −５３５− ＼　　　　　　　　　　　　　　　　　　２１、）　　
　　　　　　　　　　　シ 準

Claims (1)

1. 【特許請求の範囲】 交差的に結合された第１トランジスタおよび第２トラン
   ジスタと、前記第１トランジスタおよび前記第２トラン
   ジスタのそれぞれのコレクタとベースとを連結する第１
   クランピング・ダイ万一ドおよび第２クランピング・ダ
   イオードと、前記第１トランジスタのコレクタに一端が
   接続された第１負荷抵抗と、前記第２トランジスタのコ
   レクタに一端が接続された第２負荷抵抗々、下側ワード
   線に共通に接続された第１トランジスタおよび第２トラ
   ンジスタのエミッタと、第１ビツト線を前記第１トラン
   ジスタのコレクタに接続する第１人力／出力装置を形成
   する第１シヨツトキ・バリア・ダイ万一ドと、第２ビツ
   ト線を第２トランジスタのコレクタに陸続する第２人力
   ／出力装置全形成する第２シヨツトキ・バリア・ダイ万
   一ドとからなる複数のメモリ・セルを有するランダム・
   アクセス・メモリ・アＶイにおいて、 前記第１負荀抵抗および前記第２負荷抵抗の共通に連結
   された他端に穿続でれた上側ワード線と、コレクタ、ベ
   ースおよびエミッタを有し、コレクタが前記上側ワード
   線に導電的に接続され、ベースにデコーダ信号が入力き
   れる第３トランジスタと、 コレクタ、ベースおよびエミッタヲ有し、ベースに制御
   信号が入力芒れる第４トランジスタと全備え、 前記第６トランジスタが前記第４トランジスタと共に電
   流スイッチを形成し、前記デコーダ信号の電位７ベルが
   前記制御信号の電に７ベルを越える時、前記第３トラン
   ジスタが導電状態となって前記上側ワード線の電位レベ
   ルを変えるようにしたことを特徴とするランダム・アク
   セス・メモリ・アノイ。