JPS5841596B2 - スタティック型半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 本発明は２つの駆動トランジスタが交差接続されてなる
メモリセルがマトリクス配置されたスタティック型の半
導体記憶装置に係り、特に各コラムに設けられた選択時
に高電位の選択信号を受けて選択されたコラムに電流を
供給するビット選択回路に放電路を設けて、選択から非
選択に変化する時選択信号を急速に低下せしめて低消費
電力化及び高速化を計った半導体記憶装置に関するもの
である。

近年の半導体記憶装置、特にスタティック型のランダム
・アクセス・メモリ（ＲＡＭ）では、高集積化、高速化
及び低消費電力化のために種々の研究が行なわれている
。

第１図は従来のスタティック型バイポーラＲＡＭの概略
を示す回路図である。

ＭＣｏ ２ＭＣｔ、、ＭＣｍｔ 、”・ｍ行ｎ列にマト
リックス配置されたメモリセルである。

メモリセルＭＣ１、について、Ｑｔｔ ｔ Ｑ１２はベ
ースとコレクタが交差接続された駆動トランジスタ、Ｑ
２１ ｔ Ｑ２□は記憶保持用トランジスタでエミツタ
は負側ワード線ＷＤ、−に共通接続されている。

Ｒ１□、Ｒ１２は負荷低抗で、ＤＩ 、Ｄ２は選択時に
正側ワード線ＷＤ１＋が高電位になった時いずれかオン
する消費電力節減のための負荷ダイオードである。

ＷＤ１＋、・・・Ｗ Ｄ ｍ”Ｇｔ正側ワード線で、そ
れぞれワードドライバ用トランジスタＴＷ１．ＴＷｍに
接続され、そのトランジスタＴＷ１．・・・ＴＷｍのベ
ースにはワード選択信号Ｘ１．・・・Ｘｍが印加される
。

ＷＤｌ−、・・・ＷＤｍ−は負側ワード線で、各メモリ
セルの記憶保持用のトランジスタＱ２１ ＋ Ｑ２２゜
・・・のエミッタに共通接続され、それぞれが保持電流
源（図示せず）に接続されている。

Ｂ１１ ｓ １３１２ ｊ ・・・Ｂｎｌ、Ｂｎ２はビ
ット線対で、各メモリセルＭＣ１１・・・の駆動トラン
ジスタＱ１□。

Ｑ１□・・・のエミッタが接線されている。

各コラムのビット線対Ｂｌｌ ｔ Ｂ’１２ ｅ・・・
Ｂｎｌ 、Ｂｎ２には、ベースに読出基準レベル設定回
路Ｒｅより読出し基準レベルが与えられる読出し基準レ
ベル設定トランジスタＴ Ｉ（Ｈｐ ＴＲ１２ｊ・・・
ＴＲｎ１．ＴＲｎ２が設けられている。

ＰＳＡｌ 、・・・Ｐ Ｓ Ａ ｎはプリセンスアンプ
で、各ビット線対にベースが接続されたトランジスタＴ
７１ ｊ ’Ｉ’ａｔ ）・・・Ｔ７ｎ、Ｔ８ｎよりな
り、そのコレクタは共通にセンスアンプＳＡに接続され
ている。

ＰＬＰｌ、・・・ＰＬＰｎ はビット線プルアップ回路
で、ビット線対に接続されるアルチェミッタのトランジ
スタＴ６１・・・Ｔ６ｎを有してなる。

ＢＤＩ 、・・・ＢＤｎはビットドライバ回路で、トラ
ンジスタＴ 、・・・Ｔｌｎ、ダイオードＤＩ、、・・
・！ｌ ダイオードＤ１１．・・・ＤＩ。

及び電流源■８□、・・・■Ｂｎがそれぞれ図示するよ
うに接続されてなる。

そして各ビットドライバ回路には、コラムを選択する信
号Ｙ１．・・・Ｙｎが印加される。

ＢＳＷｌ、・・・Ｂ Ｓ Ｗ ｎはビット選択回路で、
それぞれトランジスタＴ２□ｓ Ｔａ２ 、Ｔ４１ ｊ
τ、１．・・・Ｔ２ｎ、Ｔ３ｎ、Ｔ４ｎ、Ｔ、ｎよりな
る。

トランジスタＴ２１．・・”２ ｎｔ Ｔ’３１ ｔ
””３Ｈｐ Ｔ４１ ｔ ””４ｎｓＴ、１．・・・Ｔ
、ｎは、それぞれエミッタが、信号線に２． Ｋ３．
Ｋ、 、 Ｋ、を介して電流源Ｉ２ ＊ Ｉ３ ｔＩ、
、 Ｉ、に共通接続されてカレントスイッチを構成し
ている。

そして選択時には、それらのトランジスタのベースには
高電位になるコラム選択信号が印加され、それらのトラ
ンジスタはオンして選択コラムに電流が供給される。

次に第１図のメモリの動作の概略を説明する。

まず、メモリセルＭＣ！、について、トランジスタＱ２
１がオン、Ｑ２２がオフの状態で記憶が保持されている
とする。

すなわち、ｖｃｌが低電位（以下Ｌレベルとする）で、
ｖｃ２カ塙電位（以下Ｈレベルとする）である。

そこで、メモリセルＭＣ１、が選択されると、ＸｌがＨ
レベルとなりトランジスタＴＷ１がオンして正側ワード
線ＷＤ１＋がＨレベルとなる。

同時にＹｌがＨレベルとなり、トランジスタＴｌｌがオ
ン、ＹＢｌがＨレベルになる。

その時Ｙ２．・・・Ｙ、はすべてＬレベルで、トランジ
スタＴ１□、・・・Ｔｌｎはオン、ＹＢ２．・・−ＹＢ
ｎはＬレベルになる。

従って選択されたビット選択回路ＢＳＷ１のトランジス
タＴ２１ ｙ Ｔａ２ ＊ Ｔ４１ ｔ Ｔ５１のみが
オンして、コラムに電流源Ｉ２ ｐ Ｉｓ ｔ ”４
ｙ■、より電流を供給する。

読出し基準レベル設定トランジスタＴＲ１□。

ＴＲ１２は、それぞれメモリセルＭＣ１８，・・・ＭＣ
ｍ。

の駆動トランジスタＱ１１．Ｑ１２とビット線Ｂ１１゜
Ｂ１２を介してエミッタが共通接線されており、トラン
ジスタＴ２□、Ｔ、１がオンするとそれらのエミッタは
電流源Ｉ２． Ｉ、に接続されカレントスイッチを構成
する。

一方メモリセルＭＣ１、では、ＷＤ１＋がＨレベルにな
り、Ｌレベルの■。

１側のダイオードＤ１がオンし、ＶＯ１ｔ ＶＯ２のレ
ベルは非選択時よりも高くなり、またそのレベル差も大
となる。

そこで、読出基準レベル設定回路ＲＣより読出基準レベ
ル設定トランジスタＴＲ１１，ＴＲ１□のベースに、ｖ
ｃｌ、■ｏ２の中間レベルの電位を印加することにより
、Ｑｌｌ、ＴＲＩ□をオン、Ｑ１２゜ＴＲ１□をオフに
し、ビット線ＢｌｌにはＱｌｌより、Ｂ１□にはＴＲ１
２よりそれぞれ電流が流れる。

それに伴うビット線対Ｂ１１．Ｂ１□の電位差は、トラ
ンジスタＴ７０．Ｔ８１．電流源■３よりなるカレント
スイッチのプリセンスアンプＰ Ｓ Ａｉ により増幅
され、センスアンプＳＡにてさらに増幅され読み出され
る。

この時、非選択コラムのビットプルアップ回路ＰＬＰ２
．・・・Ｐ Ｌ Ｐｎのトランジスタ’ｒ６２．・・・
Ｔ６゜はオンして、ビット線対Ｂ２１ ｊ Ｂ２□、・
・・Ｂｎｌ。

Ｂｎ２をチャージアップし、Ｈレベルのワード線ＷＤ１
＋に接線された半選択のメモリセルＭＣ１２゜・・・Ｍ
Ｃ１ｎの駆動トランジスタを確実にカットオフさせて、
不要な書き込みが行なわれないようにする。

ところでビット選択回路ＢＳＷｉ（ｉ＝１．２゜・・・
ｎ）において、そのトランジスタＴ２ｉ Ｔ、ｉ。

Ｔ４ｉ 、 Ｔ、ｉの共通のベースＹＢｉに印加される
コラム選択信号は、コラムが非選択から選択に移るとき
はＬレベルからＨレベルに、−力選択から非選択に移る
ときはＨレベルからＬレベルに切り変えられるが、従来
のメモリでは、特にＹＢｉの立下りが遅くコラムの切換
速度が低下するという問題があった。

すなわち、各コラムに設けられたビットドライバ回路Ｂ
Ｄｉ は、エミッタ・ホロワ・トランジスタＴ１ｉ、レ
ベルシフト用のダイオードＤＩｉルベルシフト用の電流
源ＩＢｉよりなり、ＹｉがＨレベルならトランジスタＴ
１１がオンしてＹＢｉをＨレベルにし、ＹｉがＬレベル
ならトランジスタＴ１ｉがオフになりＹＢｉはＬレベル
なり、ＹＢｉのＨレベルは、トランジスタＴ２１．Ｔ３
１．Ｔ４ｉ。

Ｔ、ｉ等が飽和しないよう所定のレベル（トランジスタ
Ｔ２ｉ 、 Ｔ３ｉ 、・・・のコレクタより低くする
）に設定される。

従ってコラムの数（ｎ個）だけあるＩＢｉの値は、消費
電力節減の意味からあまり大きくすることはできない。

そのため、コラムが選択から非選択に移るとき、Ｔ１１
がオフしてＹＢｉが立下るが、トランジスタＴ２ｉ 、
Ｔ３ｉ 、 Ｔ４ｉ 。

Ｔ、ｉのベースやダイオードＤＩｉの接合部の寄生容量
ＣＢｉがあるためそれをＩＢｉで放電する必要があり、
ＩＢｉが小さいほどその立下りが遅れる。

そのＹＢｉのレベルの変化を第２図に示す。

■が選択から非選択に立下る信号で、■の如く立下りが
遅い。

■は逆に立上る信号で、この場合はエミッタ・フォロワ
・トランジスタＴ、ｉで強制的に、駆動されるので、Ｉ
Ｂｉの値に依存することなく、立上りは遅れない。

そこで、メモリセルの内容を読み出すために、ビット線
対Ｂｉ１．Ｂｉ２のレベル差をプリセンスアンプＰ Ｓ
Ａ ｉを介してセンスアンプＳＡで検知できるのは、
信号■と■の差が所定の値Δ■以上になった後である。

従ってコラムの切換時間は第２図中のＴ１となる。

すなわちＹＢｉの立下りのスピードがそのままメモリの
アクセスタイムに影響を及ぼすことになる。

上記の問題は、メモリが大容量化してコラム数が増加す
ればするほど、ＩＢｉの値を小さくしなければならず、
重大な問題になる。

そこで本発明は上記欠点に鑑みなされたものでＩＢｉの
値を小さくして低消費電力化を図るとともに、ＹＢｉの
立下りを速くしてメモリの高速化を行なうことを目的と
するもので、その特徴は、２つの駆動トランジスタが交
差接続されてなるメモリセルがマトリックス配置され、
行方向のメモリセルに接続されたワード線と、コラム方
向のメモリセルに接続され前記駆動トランジスタが記憶
する情報の読み出し及び書き込みのための電流が供給さ
れるビット線と、該ビット線それぞれに設けられ、選択
時に高電位（又は低電位）のコラム選択信号を受けて共
通の電流源より該ビット線等の選択されたコラムに電流
を供給するビット選択回路と、各コラムに設けられ前記
コラム選択信号を選択時には高電位（又は低電位）にし
非選択時には低電位（又は高電位）にするビットドライ
バ回路を有してなるスタティック型半導体記憶装置にお
いて、 前記各ビット選択回路に一端が接続された放電路と該放
電路の他端に接続された共通の放電電流源を有し、選択
から非選択に変化する時に前記放電路を介して前記コラ
ム選択信号を低下（又は上昇）せしめる放電回路を設け
てなることになる。

以下本発明の一実施例を図面に従って詳細に説明する。

第３図は本実症例のメモリの全体を示す回路図で、図中
に付した番号は第１図のそれと同じである。

本実施例では、放電回路として、ビット選択回路ＢＳＷ
１．・・・Ｂ Ｓ Ｗ ｎのトランジスタＴ２ｉ〜Ｔ５
ｊの共通ベースＹＢ１．・・・ＹＢｎ（コラム選択信号
が印加される）に、それぞれ放電路ＤＩＳ１ 。

・・・ＤＩＳｎを設け、他端を放電用信号線ＫＤＩＳを
介して放電電流源ＩＤｌ５に共通接続している。

放電路ＤＩＳｉの具体例としては、第４図に示すように
、ダイオードＤＤｉが適当である。

こうすることにより、ｎ個のダイオードＤＤｉとＩＤｌ
５よりカレントスイッチが構成され、ｎ個のコラムのＹ
Ｂｉのうち、最もレベルが高いところのダイオードＤＤ
ｉのみがオンして放電電流ＩＤｌ５が流れることになる
。

従って選択時のＢＤｉには電流ＩＢｉ＋ＩＤが流れ、非
選択時には■Ｂカのみが流れる。

よってビット選択が切換わるときのＹＢｉの立下り信号
■は第２図の２に示すように、切換りの初期では、大き
な放電電流ＩＢｉ＋Ｉ、により、寄生容量ＣＢｉが急速
にディスチャージされ、信号■と交差した後はＩＢｉに
よりディスチャージされる。

そのため信号■、■が△Ｖ以上の差をもつまでの時間は
Ｔ２となり、従来のＴ１に比べて短縮される。

そして電流源としては単にＩＤｌ５が増加しただけであ
り、さらに各ビットドライバ回路ＢＤｉの電流源ＩＢｉ
は放を電源の機能が軽減されるので従来に比べ小さくす
ることができる。

よって低消費電力で高速なコラムスイッチが可能となる
。

第５図は本発明の他の実症例で、第４図の放電用の信号
線ＫＤＩＳをトランジスタＴ３□、・・・Ｔ３ｎのエミ
ッタを共通接続する信号線に３と共用するようにして信
号線の数を１本減らしている。

そのため放電路ＤＩＳｉのダイオードＤＤｉのカソード
を信号線に３に共通接続し、電流源■３′は第４図のＩ
３＋■ＤＩＳの値にする。

そしてトランジスタＴ３ｉを介してプリセンスアップＰ
ＳＡｉに流れる電流τ、放電用のダイオードＤＤｉに流
れる電流の比は、Ｔ３１とＤＤｉのエミツタ面積比で決
まるので、所定の比になるよう設計されている。

なおダイオードＤＤｉは、通常他のトランジスタのエミ
ッタ・ベース間接合部を利用して形成される。

本実施例では、信号線に３に接続したが、非選択ビット
線のプルアップ回路ＰＬＰｉの信号線に４に接続しても
同様である。

第６図は本発明の他の実施例で、本出願人が別途出願す
る信号線に３とに４をに３’で共用した場合に前述の実
症例を適用したものである。

すなわち、ビット線プルアップ回路ＰＬＰｉにはトラン
ジスタＴＰ１．ＴＰ２及びＴ３ｉを介して工、／より電
流が供給される。

またプリセンスアンプ回路ＰＳＡｉにはトランジスタＴ
３ｉ′を介してＩ３′より電流が供給される。

本実症例では、全ビット選択回路ＢＳＷ１．・・・Ｂ
Ｓ Ｗ ｎに共通接線される信号線が、Ｋ２．に３′及
びに、とわずか３本となっている。

第７図は本発明の他の実施例を示す回路図である。

前述した実症例では、いずれも、最も高電位のＹＢｉに
接続された放電路ＤＩＳ ｉに放電電流ＩＤｌ５が流れ
るようにしていたため、選択から非選択へ移行するＹＢ
ｉには、その切換わりの前半りか放電電流ＩＤｌ５が供
給されなかった。

従って第２図の２に示すように、立下り信号■は立上り
信号■と交差すると、その立下り速度は純り、十分な高
速化が実現できなかった。

そこで第７図の本実症例では、放電路ＤＩＳ ｉとして
、コレクタをＹＢｉに、エミッタを信号線ＫＤＩＳを介
して放電電流源ＩＤｌ５に共通接続した放電用トランジ
スタＴＤＴＳ ｉを設け、さらにそのベースには遅延用
の容量ＣＤＬ ｉと電流源ＩＢｉと抵抗ＲＤＬｉを図示
する様に接続したものを各コラムに設けている。

そして各ビットドライバ回路ＢＤｉには電流源を設けて
いない。

この様な放電路ＤＩＳ ｉにすることにより、選択から
非選択に移行する時、ＹＢｉのレベルは放電用トランジ
スタＴＤＩＳｉを介して供給されるＩＤｌ５により立下
るが、その時ＴＤＩ Ｓ ｉのベース電位ＢＤＬｉは、
遅延用容量ＣＤＬｉと他の抵抗値の時定数により立下が
るので、ＹＢｉの立下りに比べてＢＤＬｉの立下りが遅
れる。

また非選択から選択に切換るコラムのＢＤＬｉはＣＤＬ
ｉとＲＤＬｉの時定数で立上るので、ＹＢｉの立上りに
比べてＢＤＬｉの立上りも遅れる。

従って第２図の３に示すように信号■が、信号■と交差
した後も放電電流ＩＤｌ５が放電路に流れるので、信号
■の立下りはいっそう急峻になる。

よって信号■と■の差が△Ｖ以上になるまでの時間はＴ
３と最短である。

以上説明した様に本発明によれば、大容量のスタティッ
ク型メモリにおいて、消費電力を節減しかつ高速なコラ
ムスイッチが可能になり、はなはだ有効である。

なお上記の実症例では、選択から非選択へ移行する時の
コラム選択信号が高電位から低電位に変化する場合につ
いて述べたが、低電位から高電位に変化する場合も同様
に適用できる。

【図面の簡単な説明】

第１図は、従来のスタティック型ＲＡＭの概略回路図、
第２図は従来例及び本発明の選択信号の切換わり状態を
示すタイムチャート、第３図は、本発明の実施例の概略
を示す回路図、第４，５゜６．７図はそれぞれ本発明の
一実施例を示す回路図である。 図中、ＭＣ１１，・・・ＭＣｍｎ・・・・・・メモリセ
ル、Ｑｌｌ ｐ Ｑ１□・・・・・・駆動トランジスタ
、ＷＤ１＋ ・・・ＷＤｍ＋・・・・・・正側ワード線
、ＷＤｌ−・・・ＷＤｍ・・・・・・負側ワード線、Ｂ
ｌｌ 、Ｂ１２ ｊ・・・Ｂｎｌ、Ｂｎ２・・・・・・
ビット線、Ｉ２． Ｉ３ ｔ Ｌｔ Ｉ５ｔ Ｉ３’・
・曲共通の電流源、ＹＢＹＢ ・・曲コラム選択信号
、ｌｙ （Ｉ Ｂ ＳＷ １ 、 ”・Ｂ Ｓ Ｗｎ ”−ビット選択
回路、ＢＤＩ。 ・・・ＢＤｎ・・・・・・ビットドライブ回路、ＤＩＳ
ｌ、・・・ＤＩ Ｓｎ・・・・・・放電路、■Ｄ■ｓ・
・・・・・放電電流源。

Claims (1)

1. 【特許請求の範囲】 １２つの駆動トランジスタが交差接続されてなるメモリ
   セルがマトリックス配置され、行方向のメモリセルに接
   続されたワード線と、コラム方向のメモリセルに接続さ
   れ前記駆動トランジスタが記憶する情報の読み出し及び
   書き込みのための電流が供給されるビット線と、該ビッ
   ト線それぞれに設けられ、選択時に高電位（又は低電位
   ）のコラム選択信号を受けて共通の電流源より該ビット
   線等の選択されたコラムに電流を供給するビット選択回
   路と、各コラムに設けられ前記コラム選択信号を選択時
   には高電位（又は低電位）にし非選択時には低電位（又
   は高電位）にするビットドライバ回路を有してなるスタ
   ティック型半導体記憶装置において、前記各ビット選択
   回路に一端が接続された放電路と該放電路の他端に接続
   された共通の放電電流源を有し、選択から非選択に変化
   する時に前記放電路を介して前記コラム選択信号を低下
   （又は上昇）せしめる放電回路を設けてなることを特徴
   とするスタティック型半導体記憶装置。 ２ 前記ビット選択回路に設けられた各トランジスタは
   、前記ビット選択回路間でエミッタが共通に前記電流源
   に接続され、ベースに前記コラム選択信号が印加され、
   コレクタがコラムに接続されてカレントスイッチを構成
   し、前記放電路の一端が前記ベースに接続されてなるこ
   とを特徴とする特許請求の範囲第１項記載のスタティッ
   ク型半導体記憶装置。 ３ 前記放電路が放電用ダイオードよりなり、前記一端
   がアノードで、他端がカソードであることを特徴とする
   特許請求の範囲第２項記載のスタティック型半導体装置
   。 ４ 前記放電路が放電用トランジスタを有し、前記一端
   がコレクタで、他端がエミッタで、ベースに前記コラム
   選択信号の遅延した信号を印加する遅延回路を設けたこ
   とを特徴とする特許請求の範囲第２項記載のスタティッ
   ク型半導体装置。