KR100200907B1 - 전체 피크치 전류를 낮추어 액세스 타임을 단축하기 위한 판독신호 증폭기 구동회로를 구비한 다이내믹 반도체 기억장치 - Google Patents

전체 피크치 전류를 낮추어 액세스 타임을 단축하기 위한 판독신호 증폭기 구동회로를 구비한 다이내믹 반도체 기억장치 Download PDF

Info

Publication number
KR100200907B1
KR100200907B1 KR1019930700824A KR930700824A KR100200907B1 KR 100200907 B1 KR100200907 B1 KR 100200907B1 KR 1019930700824 A KR1019930700824 A KR 1019930700824A KR 930700824 A KR930700824 A KR 930700824A KR 100200907 B1 KR100200907 B1 KR 100200907B1
Authority
KR
South Korea
Prior art keywords
bit line
driver
line
selection
circuit
Prior art date
Application number
KR1019930700824A
Other languages
English (en)
Other versions
KR930702761A (ko
Inventor
볼프강 라프
헤리베르트 가이프
Original Assignee
디어터 크리스트, 베르너 뵈켈
지멘스 악티엔게젤샤프트
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 디어터 크리스트, 베르너 뵈켈, 지멘스 악티엔게젤샤프트 filed Critical 디어터 크리스트, 베르너 뵈켈
Publication of KR930702761A publication Critical patent/KR930702761A/ko
Application granted granted Critical
Publication of KR100200907B1 publication Critical patent/KR100200907B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Amplifiers (AREA)

Abstract

본 발명은 워드라인 블록과 비트라인 블록으로 분리되는 동적 반도체 기억장치에 관한 것이고, 워드라인 블록은 비트라인 블록들로 구성되고 각각의 비트라인블록을 위해 국부 SAN 구동기(LTN)를 포함하고, 판독신호 증폭기(LV1 ‥‥ LVi)를 구동하기 위한 가속기 회로는 개개의 비트라인 블록과 관련되어 있고, 가속기 회로는 낮은 총피크 전류를 달성하기 위한 방법으로 구동될 수 있고, 비트라인 블록에 속하는 가속기 회로만이 비트라인 IO 라인(IO, ION)으로 전환되게 작동한다. 가속기 회로는 각 경우에서, 예를들어, 단지 하나의 구동기 트랜지스터(NTn+1)로 구성된다.

Description

전체 피크치 전류를 낮추어 액세스 타임을 단축하기 위한 판독신호 증폭기 구동회로를 구비한 다이내믹 반도체 기억장치
제1도는 판독신호 증폭기 및 국부 SAN 구동기로 구성된 판독신호 증폭기 블록을 구비한 다이내믹 반도체 기억장치를 도시한 도면.
제2도는 메모리셀에 연결된 제1도에 따른 판독신호 증폭기의 상세 회로를 도시한 도면.
제3도는 SAN 구동기의 상세회로를 도시한 도면.
제4도는 본 발명에 따른 반도체 기억장치에 대해, 분리된 열디코더가 각각의 워드라인 블록으로 제공되는 것처럼 열디코더에 의해 구동되는 가속기 회로를 함께 가진 국부 SAN 구동기를 도시한 도면.
제5도는 본 발명에 따른 반도체 기억장치에 대해, 상위의 열디코더 및 행디코더에 의해 구동되는 가속기회로를 함께 가진 국부 SAN 구동기를 도시한 도면.
제6도는 본 발명에 따른 반도체 기억장치에 대해, 가속기 회로는 구동기 트랜지스터 및 선택트랜지스터로 구성되고 상위의 열디코더가 존재하는 경우에서, 상위의 열디코더에 의해 구동되는 가속기 회로를 함께 갖는 국부 SAN 구동기를 도시한 도면.
제7도는 본 발명에 따른 반도체 기억장치에 대해, 주소지정가능 선택 디코더와 OR 회로형태의 보조회로를 구비한 가속기 회로를 구동하기 위한 회로를 도시한 도면.
제7a도는 제7도와 다른 회로를 나타낸 도면.
제8도는 본 발명에 따른 반도체 기억장치의 가속기 회로의 효과를 표현하기 위한 전압-시간도를 도시한 도면.
제1도는 워드라인 블록(WLB)을 형성하기 위해 연결된 다수의 워드라인(WL)을 구비하고 개개의 비트라인 블록(TB,TB')을 형성하기 위해 모아진 다수의 비트라인 쌍((BL,BLN) 또는 (BL',BLN'))을 구비하는 다이내믹 반도체 기억장치부를 도시한 것이다. 비트라인 블록(TB)내에서, 예를 들어 메모리셀(Z)은 워드라인(WL) 및 비트라인(BL)에 고정되어 연결되고, 메모리셀(Z)의 트랜지스터의 게이트 단자는 워드라인(WL)에 접속되고, 드레인 단자는 비트라인(BL)에 접속되고, 소오스 단자는 셀 캐패시터를 경유하여 기준전위에 접속된다. 판독신호 증폭기 볼록(LVB)은 비트라인 쌍(BL,BLN)에 접속되고 SAN 입력(E2)을 가지는 다수의 판독신호 증폭기(LV)로 구성된다. 상기 SAN 입력(E2)은 국부 SANN 라인(2)을 경유하여 국부 SAN 구동기(LTN)의 출력(A2)에 접속된다. 이 국부 SAN 구동기(LTN)는 차례로 n 구동라인(SEN)과 기준전압라인(VSS)에 접속된다. 이것은 다른 비트라인 블록(TB', TB등)에 유사하게 인가한다. 따라서 도시된 다른 비트라인 블록(TB')은 예를 들어 비트라인 쌍(BL',BLN'), 메모리셀(Z'), 판독신호 증폭기 블록(LVB'), 국부 SANN 라인(2') 및 국부 SAN 구동기(LTN')를 구비한다. 단지 하나의 판독신호 증폭기 블록(LVB)만이 비트라인 블록(TB)에 대해 여기에 도시되어 있다.
비트라인(BL) 및 워드라인(WL)에 의해 주소가 지정된 메모리셀(Z)은 판독 증폭기(LV)에 의해 판독되고 평가된다. 그럼에도 불구하고 빠르지는 않지만 신뢰성 있는 평가를 위해서, 최적화된 구동기능을 구비한 국부 SAN 구동기(LTN)를 가진 개념은 특히 유용하다. 이 경우에서, 국부 SAN 구동기(LTN)는 예를 들어 64개 판독신호 증폭기를 구비한 판독신호 증폭기 블록을 구동한다. n 구동라인(SEN)은 SAN 구동기(LTN)의 n-단계 구동동안 표현된다.
제2도는 연결된 메모리셀(Z)을 가진 통상의 판독신호 증폭기의 회로를 나타내고 있다. 이 경우에서, 판독신호 증폭기는 실제로 n-채널부(SAN)와 p-채널부(SAP)로 구성된다. p-채널부(SAP)는 비트라인 쌍(BL,BLN)에 직접 접속되고, 두 개의 p-채널 트랜지스터(T3,T4)로 구성된다. 트랜지스터(T3)의 드레인 단자는 비트라인(BL)에 접속되고 트랜지스터(T3)의 소오스 단자는 트랜지스터(T4)의 드레인 단자에 접속되며, 트랜지스터(T3)의 게이트단자는 비트라인(BLN)에 접속된다. SAP 입력(E1)은 트랜지스터(T4)의 드레인 단자에 접속되고, 소오스 단자는 비트라인(BLN)에 접속되며, 트랜지스터(T4)의 게이트는 비트라인(BL)에 접속된다. n-채널부(SAN)는 p-채널부(SAP)와 유사한 방법으로 교차되어 연결되고 두개의 n-채널 트랜지스터(T5,T6)로 구성된다. 이 경우에서, 트랜지스터(T5)의 드레인 단자는 비트라인부(14)에 접속되고, 트랜지스터(T5)의 소오스 단자는 트랜지스터(T6)의 드레인 단자에 접속되며, 트랜지스터(T5)의 게이트는 비트라인부(15)에 접속된다. 트랜지스터(T6)의 드레인 단자는 SAN 입력(E2)에 접속되고, 트랜지스터(T5)의 소오스단자는 비트라인부(15)에 접속되며, 트랜지스터(T6)의 게이트 단자는 비트라인부(14)에 접속된다. 구동라인(13)에 의해 구동되는 두개의 전달 트랜지스터(7,9)는 비트라인쌍(BL,BLN)과 비트라인부(14,15) 사이에 위치된다. 비트라인부(14,15)는 두개의 다른 전달 트랜지스터(16,17)에 의해 IO 출력(IOA, IONA)에 접속될 수 있다. 트랜지스터(16,17)의 게이트는 비트라인 선택입력(CSLE)에 접속된다. 세개의 다른 n-채널 트랜지스터(6,8,1O)는 단락 및 예비충전회로를 형성하고, 트랜지스터(6)의 드레인 단자는 입력(5)에 접속되고, 소오스 단자는 비트라인(BL)에 접속되고, 게이트 단자는 입력(12)에 접속되고, 트랜지스터(8)의 드레인 터미날은 비트라인(BL)에 접속되고, 소오스 단자는 비트라인(BLN)에 접속되고, 게이트 단자는 입력(12)에 접속되고, 트랜지스터(10)의 드레인 단자는 비트라인(BLN)에 접속되고, 소오스 단자는 입력(11)에 접속되고, 게이트 단자는 입력(12)에 접속된다. 메모리셀(Z)의 트랜지스터(3)의 드레인 단자는 비트라인(BL)에 접속되고, 소오스 단자는 셀 캐패시터(4)를 경유하여 기준전위에 접속되고, 게이트는 워드라인(WL)에 접속된다.
트랜지스터(6,8,10)를 가진 단락 및 예비 충전회로의 결과로서, 비트라인(BL,BLN)은 일시적으로 단락되고 동일한 예비 충전레벨로 충전된다. 트랜지스터(7,9)가 도통되면, 워드라인(WL)에 의해 주소지정된 모든 셀은 예비충전된 비트라인에서 판독된다. 따라서, 예를 들어 제2도에서 도시된 메모리셀(Z)은 비트라인(BL)에서 판독되고, 교차 연결된 n-채널 트랜지스터(T5, T6)에 의해 평가되고, 비트라인들(BL,BLN) 사이의 차동전압은 증폭된다. 두개의 교차 연결된 p-채널 트랜지스터(T3,T4)는 다른 평가작업을 지원한다.
한번 펑가작업이 완료되면, 두개의 전달 트랜지스터(16,17)는 비트라인 선택입력(CSLE)에서 비트라인 선택신호에 의해 도통되도록 전환되고, 비트라인(BL,BLN)은 IO 출력(IOA, IONA)으로 전환된다. SAN 입력(E2)은 n-채널부(SAN)를 작동시키기 위해 가능한 빨리 기준전위로 유도함에 틀림없다. 적합한 제어전압은 작동이 가능한한 빨리되고, 그러나 그럼에도 불구하고 부정확한 평가가 발생하지 않는것을 보장하도록 입력(E2)에서 요구된다. 최적화된 전압/시간 기능을 가진 적합한 제어전압은, 예를 들어 SAN 구동기내에서 발생될 수 있다. 이것은 SAP 입력(E1)에서 유사하게 적용된다.
제3도는 가능한 SAN 구동기를 도시하고 있다. 이 경우에서 국부 n-단계 SAN 구동기는 n구동라인(SEN1 에서 SENn까지)에 의하여 구동될 수 있다. 하나의 트랜지스터(NTi)의 드레인 단자는 구동기 출력(A2)에 접속되고, 소오스 단자는 다이오드(D)를 경유하여 기준전위라인(VSS)에 접속되고, 게이트 단자는 n제어라인(SEN)의 일시적인 제 1단계(SEN1)에 접속된다. 다이오드(D)는 여기서 전진방향으로 극성이 주어지고, 게이트가 라인(SEN2)에 접속되는 트랜지스터(NT2)에 병렬로 접속된다. 트랜지스터(NT3)의 드레인 단자는 구동기 출력(A2)에 접속되고, 소오스 단자는 기준전위라인(VSS)에 접속되고, 게이트 단자는 제 3 구동라인(SEN3)에 접속된다. 트랜지스터(NT3)와 유사한 방법으로, 다른 트랜지스터(NTn까지)는 가능한한 이상적인 구동커브에 근사한 커브를 얻기 위하여 트랜지스터(NT3)와 병렬로 접속된다. 이 경우에서, n번째 구동기 트랜지스터(NTn)의 게이트는 구동라인에 접속된다.
각 경우에서 지연회로에 의해 구동라인(SEN1‥‥SENn)의 신호가 국부 SAN구동기 외부에서 형성될 수 있는지, 혹은 예를 들어 구동라인(SEN1)의 신호로부터의 국부 SAN 구동기에서 형성될 수 있는지는 별로 중요하지 않다.
만약 제어라인(SEN1)이 고전위를 수신하면, 그때 트랜지스터(NT1)는 도통되고, 구동기 출력(A2)에서 전압은 다이오드(D)의 한계전압을 맡게 된다. 제 2 구동라인이 고전위를 수신하면, 구동기 트랜지스터(NT2)는 마찬가지로 도통되고, 구동기 출력(A2)와 기준전위라인(VSS) 사이에 위치된 구동기 트랜지스터는 트랜지스터(NT1,NT2)의 두개의 직렬접속된 채널저항이 되고, 구동기 전류의 결과로 구동기 출력(A2)에서 전압 강하를 일으킨다. 구동기 트랜지스터(NT3에서 NTn까지)가 또한 연속하여 도통되는 결과로서, 채널저항은 병렬로 접속되고, 낮은 전체저항으로 인하여 구동기 출력(A2)과 기준전위라인(VSS) 사이에서 낮은 전압을 유도한다.
제4도는 본 발명에 따른 단지 하나의 구동기 트랜지스터(NTn+1)로 구성되고, 다이내믹 반도체 기억장치의 부분인 가속기 회로를 도시하고 있다. 구동기 트랜지스터(NTn+1)는 이 경우에서 분리 열디코더(CDEC1)가 각각의 워드라인 블록에 대해 표시될 때 게이트 단자에서 비트라인 블록 선택신호(BSL)에 의해 구동된다. 구동기 트랜지스터(NTn+1)의 드레인 단자는 국부 SAN 구동기(LTN)의 출력(A2)에 접속되고, 소오스 단자는 기준전위라인(V'SS)과 접촉된다. 기준전위라인(V'SS)은 국부 SAN 구동기에 대해 기준전위라인(VSS)으로부터 분리되어 유익하게 구성되는데, 이것은 공급라인에서 전압강하의 결과로 상호 영향을 차단하기 때문이다. 국부 SAN 구동기는 n구동라인(SEN)에 의해 구동되고 구동기의 출력(A2)은 국부 SANN 라인(2)에 접속된다.
본 발명에 따른 다이내믹 반도체 기억장치가 판독될 때, 워드라인 블록(WLB)의 모든 국부 n-단계 SAN 구동기는 n 공통 구동라인(SEN)에 의해 구동된다. 국부 SANN 라인(2)의 전압은 여기서 제8도에서 P로 표시된 값으로 떨어진다. 워드라인 블록(WLB)의 모든 구동기 트랜지스터(NTn+1)가 여전히 도통되지 않는 동안 평가는 가속없이 수행된다. 만약 비트라인 블록선택신호가 이때 열디코더(CDEC1)로부터 고전위를 수신한다면, 구동기 트랜지스터(NTn+1)는 도통되고, 국부 SANN 라인은 상대적으로 빠르게 기준전위로 유도된다. 상대적으로 높은 피크전류는 국부 SANN 라인(2)을 기준전위로 상대적으로 빠르게 방전하기 위해서 국부 SANN 라인에서 요구된다. 이 높은 피크전류는 본 발명에 따른 반도체 기억장치에서 단일 비트라인 블록에서 단지 발생하는 반면에, 본 발명에 따른 다이내믹 반도체 기억장치의 전체 피크전류는 가속기 회로에 의해 단지 무시할 수 있을 정도로 증가된다.
제5도에 도시된 회로는 상위 열디코더(CDEC)가 동시에 다수의 워드라인 블록에 대해 이용가능한, 본 발명의 다른 다이내믹 반도체 기억장치에 관한 것이다. 제5도에 도시된 회로는 단지 구동기 트랜지스터(NTn+1)의 구동에 관한 것만 제4도에 도시된 회로와 다르다. 비트라인 블록을 명백하게 선택하기 위해서, 비트라인 블록 선택신호(BSL)는 논리회로(VL)에서 워드라인 블록 선택신호(WSL)과 함께 먼저 전송되어야만 한다. 이 목적을 위해서, 논리회로(VL)의 출력(V)은 구동기 트랜지스터(NTn+1)의 게이트에 접속된다. 열디코더(CDEC)에서 비트라인 블록 선택신호의 형태는 제7도 및 제8도에서 더 상세하게 묘사되어 있다. 워드라인 블록 선택신호(WSL)의 형태는 행디코더에서 발생하고, 열디코더에 대해서와 같이 통상 미리 코드화된 주소라인은 논리조작에 의해 워드라인 블록 선택신호(WSL)를 형성하기 위해 연결된다. 만약 구동기 트랜지스터(NTn+1)가 단지 비트라인 블록 선택신호(BSL)에 의해 구동된다면, 비록 구동라인(SEN)에 의하여 비트라인 블록 선택신호에 의해 주소지정된 워드라인 블록(WLB)만이 평가될 수 있다 하더라도 구동기 트랜지스터를 가로지르는 상대적으로 높은 전류는 또한 다른 워드라인 블록으로 결국 흐를 것이고, 전체 피크전류에 바람직하지 않은 영향을 줄 것이다.
제6도에서 도시된 본 발명에 따른 다이내믹 반도체 기억장치의 가속기 회로는 구동기 트랜지스터(NTn+1) 및 선택 트랜지스터(ST)로 구성되고, 두개의 트랜지스터는 구동기 트랜지스터(NTn+1)의 드레인 단자가 국부 SANN 라인(2)에 접속되는 방법으로 직렬로 접속되고, 구동기 트랜지스터(NTn+1)의 소오스 단자는 선택 트랜지스터의 드레인 단자에 접속되고, 소오스 단자는 기준전위라인(V'SS)에 접속된다. 국부 SAN 구동기는 제4도 및 제5도에서 도시된 바와 같이 n 구동라인(SEN)에 의해 구동되고, 출력(A2)은 국부 SANN 라인(2)에 접속된다. n 구동라인(SEN)의 단일 구동라인(SENx)은 선택 트랜지스터(ST)의 게이트에 접속된다. 선택 트랜지스터(ST)의 게이트는 바람직하게는 구동라인(SENn)의 최종 n번째 단계에 의해 구동된다. 워드라인 블록은 구동라인(SENx)에 의해 명백하게 규정되는데, 열디코더는 상위에 있고 다수의 워드라인 블록을 동시에 구동하기 때문이다. 제4도에서와 같이, 비트라인 블톡은 비트라인 블록 선택신호(BSL)에 의해 선택되고, 열디코더(CDEC)로 형성될 수 있다.
행주소로부터 발생된 n 구동라인(SEN)의 신호는 국부 SAN 구동기(LTN)의 모든 n 단계를 연속적으로 발생하기 위해 타임 오프세트를 가진 고전위를 연속적으로 수신한다. n 구동라인(SEN)은 각 워드라인 블록에 대해 분리되어 나타나게 되므로, 워드라인 블록은 n 구동라인(SEN) 증 하나에 의해 선택될 수 있다. 선택된 비트라인 블록의 구동기 트랜지스터(NTn+1)는 국부 SAN 구동기의 모든 n 단계가 이미 연결된 이후의 시간(n+1)에서 비트라인 블록 선택신호(BSL)에 의하여 단지 도통되므로 n번째 단계(x-n)의 구동라인(SENx)은 선택트랜지스터(ST)를 구동하는데 충분하다. 구동기 트랜지스터(NTn+1)와 직렬로 접속된 선택 트랜지스터(ST)의 결과로서, 단지 선택된 워드라인 블록과 관련된 비트라인 블록만이 가속된 평가를 수신하고, 비록 비트라인 블록은 상위 열디코더(CDEC)에 의한 각 워드라인 블록내에서 비트라인 선택신호(BSL)에 의하여 선택되더라도 전체 피크전류는 단지 무시할 수 있을 정도만 증가된다.
본 발명에 따른 다이내믹 반도체 기억장치내에서 블록 선택신호(BSL)를 발생하기 위한 하나의 가능성은 제7도에서 도시되어 있다. 제7도에서 도시된 회로에서, 가속기 회로는 제4도에서 도시된 바와 같이 비트라인 블록 선택신호(BSL)에 의하여 직접 구동될 수 있는 구동기 트랜지스터(NTn+1)로만 구성된다. 그러나, 제5도에서와 같이 구동기 트랜지스터는 논리회로(VL)를 경유하여, 또는 제6도에서와 같이 직렬로 접속된 선택 트랜지스터(ST)로 또한 구동될 수 있다. 구동기 트랜지스터(NTn+1)의 드레인 단자는 국부 SAN 구동기(LTN)의 출력(A2)에 접속되고 국부 SANN 라인(2)을 경유하여 판독신호 증폭기 블록(LVB)의 판독신호 증폭기(LV1‥‥LVi)외 입력(E2)에 접속된다. 구동기 트랜지스터(NTn+1)의 소오스 단자는 기준전위라인(VSS)에 접촉된다. 판독신호 증폭기(LV1‥‥LVi)의 IO 출력(IOA,IONA)은 각 경우에서 IO 라인(IO,ION)에 접속된다. IO 출력에서 주소지정가능 선택 디코더(CDEC)는 판독신호 증폭기(LV1‥‥LVi)의 비트라인 선택입력(CSLE)으로 공급될 수 있는 비트라인 선택신호(CSL1‥‥CSLi)를 발생한다. 하나의 선택(1에서 1까지 중)은 선택 디코더(CDEC')내에서 발생한다. 즉, 각 경우에서 단지 하나의 비트라인 선택신호(예를 들어, CSL1)는 고전위로 전환되고 나머지 비트라인 선택신호는 저전위를 전송한다. 비트라인 선택신호(CSL1‥‥CSLi)에 의해 선택된 모든 비트라인은 동일한 비트라인 블록(LVB)에 속하므로, 모든 비트라인 선택신호(CSL1‥‥CSLi)는 비트라인 블록 선택신호(BSL)를 형성하기 위해 OR 회로(OR)에 의하여 전송된다. 주소지정가능한 열디코더(CDEC')의 선택입력은 미리 코드화된(예를 들어, 1에서 8까지 미리 코드화된) 열주소(YA,YB)에 접속되고, 주소지정가능 열디코더(CDEC')의 주소입력은 미리 코드화된(예를 들어, 1에서 4까지 미리 코드화된) 열주소(YC,YD)의 부분(Y'C,Y'D)에 접속된다.
열주소(YA,YB)가 (1에서 8까지) 미리 코드화되고 열주소(YC,YD)가 (1에서 4까지) 미리 코드화되는 경우에서, 각각 주소지정가능 열디코더(CDEC')는 판독신호 증폭기 블록(LVB)마다 i=8*8=64 판독신호 증폭기를 구동시킬수 있고, 4*4=16 주소지정가능 선택 디코더(CDEC')는 주소가 지정될 수 있다. 가장 단순한 경우인, 주어진 양성논리에서 단지 하나의 주소라인(Y'C,Y'D)만 열디코더(CDEC')를 주소지정하기 위해 각 경우에서 요구된다.
만약 판독신호 증폭기 블록(LVB)이 예를 들어 64 판독신호 증폭기로 구성된다면, 정확히 하나의 비트라인 쌍은 1-from-64-코드된 비트라인 선택신호에 의하여 IO 라인(IO,ION)쌍으로 전환될 수 있다. 많은 경우에서 다수의 IO라인(IO,ION)쌍이 나타나고, 다수의 비트라인 쌍을 병렬로 동시에 판독할 수있게 하고, 비트라인 선택신호의 형태에 아무런 직접적인 영향도 미치지 않게 한다. 예를 들어, 만약 두쌍의 IO 라인(IO,ION)이 나타난다면, 단지 (2에서 i까지)-코딩됨과, 예를 들어 8로 미리 코드화된 열주소라인(YB) 대신 4로 미리 코드화된 하나의 선택 디코더만이 요구된다.
OR 회로(OR)에 의해 비트라인 선택신호의 게이팅은 상대적으로 복잡하고 단지 원칙적으로 가능하게 된다. 따라서 제7a도에서, 열디코더(CDEC)내에서외 비트라인 블록 선택신호(BSL)를 발생하기 위한 다른 가능성이 표시되어 있다. 제7도에서와 같이, 코드화된(예를 들어 1에서 8까지 미리 코드화된) 열주소를 위한 주소라인(YA,YB)은 주소지정가능 선택 디코더(CDEC)에 접속된다. 제7도에서와 같이, 주소라인(YC,YD)은 주소지정가능 선택 디코더(CDEC)를 주소지정하는데 사용되고, 게다가 주소라인(YC, YD)의 주소라인(YC,YD)은 보조회로(ZS)내에서 비트라인 블록 선택신호의 병렬형태를 위해 사용되고, 주소라인(Y'C,Y'D)은 주소라인(YC,YD)과 동일할 수도 있다. 만막 아무런 비트라인 블록 선택신호(BSL)의 병렬형태도 시간이유에 대해 요구되지 않는다면, 비트라인 블록 선택신호(BSL)은 결국 더 간단한 설계의 선택 디코더를 주소지정하는데 사용될 수 있고, 각 경우에서 비트라인 블록 선택신호(BSL)는 상기 목적을 위해 주소지정가능 선택 디코더(CDEC)의 단일 주소지정 입력(YCD)으로 전송된다. 가장 간단한 경우인 주어진 양성논리의 경우에서, (1에서 4까지) 미리 코드화된 열주소(YC)를 위한 4개 라인증 단지 하나의 열주소(YC)와 열주소(YD)의 4개 라인중 주소(YD)를 위한 하나의 라인은 보조회로에 의해 AND 회로의 형태로 비트라인 블록선택신호(BSL)을 형성하기 위해 전송된다. 보다 복잡하게 미리 코드화된 열주소(YC,YD)의 경우에서, 주어진 부정논리, 예를 들어 보다 1 크거나 또는 한 라인과 동등한 세 개 라인은 주소지정 가능한 선택 디코더(CDEC)의 주소지정을 지시하기 위해 요구될 수 있고, 한 라인과 동일하거나 보다 큰 K가 보조회로(ZS)를 위해 요구될 수 있다.
제8도에서 도시된 전압-시간 그래프는 본 발명에 따른 다이내믹 반도체 기억장치의 가속회로의 결과로 평가시간의 개선을 묘사하고 있고, 커브의 파라미터 명칭은 개개의 전압(U)의 지표와 일치한다. 제8도에 도시된 전압커브는 판독신호 증폭기의 작동되지 않는 p-채널부의 경우에서 얻어진다. 전압(U2)은 국부 SANN 라인의 전압을 나타내고, 가속기 회로는 포인트(P)에서 시작하고 가속기 회로가 없는 경우에서 보다 더 빠르게 기준전위로 접근하게 하는 전압(U2)을 가능하게 하고, 전압(U2a)을 위한 파선으로 표시된다. 비트라인(BL)에 접속된 메모리셀이 논리 1을 저장하는 것이 제공된다면, 전압(UBL)은 이 메모리셀이 판독될 때 단지 무시할 수 있을 정도로 떨어지고, 전압(UBLN)이 기준전위로 급격하게 강하되는 동안 차동전압(UD)내에서 큰 증가가 일어나게 된다. 파선에 의해 도시된 비교 비트라인의 전압커브(UBLNa)와 파선에 의해 마찬가지로 도시된 차동전압(UDa)의 결과는 비교목적을 위해 가속기 회로없는 커브를 도시한다.
본 발명은 특허청구범위 제1항의 전제부에 기술된 다이내믹 반도체 기억장치에 관한 것이다.
모든 판독신호 증폭기는 각 경우에서 저항으로서 접속된 하나의 트랜지스터를 경유하여 라인 임피던스를 갖는 공통 SANN 라인에 접속되고 단일 공통 구동기 트랜지스터(전체 SAN 구동기)를 경유하여 기준전위에 접속되고, 개개의 판독신호 중폭기에 의한 SAN 입력은 개개의 다른 트랜지스터를 경유하여 기준전위에 접속될 수 있고, 열디코더로부터 비트-라인 선택신호를 경유하여 구동되는 다이내믹 반도체 기억장치는 VLSI 회로에 관한 1989년도 심포지움에서의 기술논문 요약집중 오카무라 등(도시바)에 의해 고밀도 DRAM을 위한 디코딩된-소오스 감지 증폭기(Decoded-Source Sense Amplifier For High-Density DRAMS)라는 제목을 가진 간행물에 공지되어 있다(103쪽에서 104쪽). 저항으로서 접속된 트랜지스터는 판독신호 증폭기가 라인 임피던스의 결과로서 공통 구동기 트랜지스터에 기하학적 거리의 기능으로써 서로 다르게 구동되지 않게 하기 위해, 그리고 판독신호 증폭기의 SAN 입력의 어떤 상호 분리가 발생하게 하기 위해 제공된다. 이 경우에 단지 하나의 공통 구동기 트랜지스터(전체 SAN 구동기)가 요구되고, 본 발명의 경우에서와 칼이 다수의 국부 SAN 구동기가 존재하지 않지만, 각 경우에 저항으로서 접속된 하나의 트랜지스터와 열디코더에 의해 구동된 하나의 트랜지스터는 이 목적을 위해 판독신호 증폭기마다 요구된다.
오카무라 등에 의한 또 다른 이전의 간행물(고상회로에 관한 IEEE 저널, 1990년 2월, 25권 1호, 18쪽∼22쪽)이 추가로 공개되어 있는데, 각 경우에서 4개 판독신호 증폭기는 저항으로서 접속된 하나의 트랜지스터를 경유하여 공통 SANN 라인에 접속되고, 이 판독신호 증폭기의 SAN 입력은 단지 칩영역을 절약하기 위해 열디코더에 의해 구동될 수 있는 또다른 하나의 다른 트랜지스터를 경유하여 기준전위에 접속된다. 그러나 예를 들면, 이것은 단지 부분적 디코딩만 가능하다는 단점을 가진다.
고상회로에 관한 IEEE 저널, Sc-22권, 5호, 1987년 10월, 651쪽에서 656쪽은, 각 경우에서 모든 판독 증폭기에 공통(전체적)인 하나의 다단계 SAN 구동기는 워드라인 블록마다 공통 SANN 라인의 한쪽 단에 접속되고, 게다가 구동기 트랜지스터는 SANN 라인의 다른쪽 단에 접속되며, 그러나, 구동기 트랜지스터의 기능은 비트라인 선택신호에 따르지 않고 워드라인 블록의 모든 판독신호 증폭기에서 동시에 작용한다.
본 발명의 목적은 최소 칩영역 필요성과 전체 피크 전류를 낮추어 액세스 타임을 단축시키는 처음에 언급된 유형의 다이내믹 반도체 기억장치를 제공하는데 있다. 이 목적은 본 발명에 의하면 특허청구범위 제1항에 기술된 특징부에 의해 성취된다. 즉, 본 발명에 따른 다이내믹 반도체 기억장치는 적어도 하나의 워드라인 블록을 갖는 메모리셀 장치를 구비하며, 상기 적어도 하나의 워드라인 블록은 다수의 비트라인 블록들을 가지며, 하나의 비트라인 블록은 다수의 비트라인 쌍들을 포함하고, 판독신호 증폭기(LV)를 각각 포함하는 다수의 판독신호 증폭기 블록들을 구비하며, 하나의 판독신호 증폭기는 개개의 판독신호 증폭기 블록에 할당되는 비트라인 불록의 비트라인 쌍에 접속되고 n-채널부 및 p-채널부로 구성되고, - 증폭된 판독신호가 비트라인 선택신호들에 따라 10 라인으로 전환될 수 있는 판독신호 증폭기를 구비하며, 상기 비트라인 선택신호들은 열디코더에 의해 발생될 수 있게 하고, - 다수의 국부 SAN 구동기를 구비하며, 하나의 국부 SAN 구동기가 개개의 판독신호 증폭기 불록의 판독신호 증폭기의 n-채널부의 공통구동을 위해 제공되고, - 피크전류를 낮추어 평가를 가속화하기 위해, 구동기 트랜지스터를 가진 가속회로를 더 구비하고, 상기 구동기 트랜지스터의 접속부에 접속되는 국부 SAN 구동기를 구비하며, - 증폭된 판독신호가 비트라인 선택신호 기능으로서 10 라인으로 전환되는 판독신호 증폭기 블록내에서만 가속화된 평가가 발생하도록 구동될 수 있는 가속회로를 구비하는 것을 특징으로 하고 있다.
본 발명에 의해 논의되는 장점은 본 발명에 따라 설계된 다이내믹 반도체 기억장치는 도시바의 인용된 다이내믹 반도체 기억장치와 비교하여 볼 때, 평가시간을 줄이기 위해 블록의 형태로 존재하는 가속기 회로의 결과로 매우 작은 공간이 요구된다.
특허청구범위 제2항 내지 제12항은 다이내믹 반도체 기억장치의 바람직한 실시예에 관한 것이다.
본 발명은 도면을 참조하여 아래에서 더 상세히 기술된다.

Claims (12)

  1. 다이내믹 반도체 기억장치에 있어서, - 적어도 하나의 워드라인 블록(WLB)을 갖는 메모리셀 장치를 구비하며, 상기 적어도 하나의 워드라인 블록(WLB)은 다수의 비트라인 블록들(TB,TB'...)을 가지며, 하나의 비트라인 블록은 다수의 비트라인 쌍들(BL,BLN)을 포함하고, - 판독신호 증폭기(LV)를 각각 포함하는 다수의 판독신호 증폭기 블록(LVB,LVB',LVB‥‥)들을 구비하며, 하나의 판독신호 증폭기는 개개의 판독신호 증폭기 블록에 할당되는 비트라인 블록의 비트라인 쌍에 접속되고, n-채널부(SAN) 및 p-채널부(SAP)로 구성되고, - 증폭된 판독신호가 비트라인 선택신호들(CSL1‥‥CSLi)에 따라 IO라인(IO,ION)으로 전환될 수 있는 판독신호 증폭기를 구비하며, 상기 비트라인 선택신호들(GSL1‥‥CSLi)은 열디코더에 의해 발생될 수 있게 하고, - 다수의 국부 SAN 구동기를 구비하며, 하나의 국부 SAN 구동기가 개개의 판독신호 증폭기 블록의 판독신호 증폭기의 n-채널부(SAN)의 공통구동을 위해 제공되고, - 프크전류를 낮추어 평가를 가속화하기 위해, 구동기 트랜지스터(NTn+1)를 가진 가속회로를 더 구비하고, 상기 구동기 트랜지스터(NTn+1)의 접속부에 접속되는 국부 SAN 구동기, 및 - 증폭된 판독신호가 비트라인 선택신호(CSL1‥‥CSLi)의 기능으로써 IO 라인(IO,ION)으로 전환되는 판독신호 증폭기 블록내에서만 가속화된 평가가 발생하도록 구동될 수 있는 가속회로를 구비하는 것을 특징으로 하는 다이내믹 반도체 기억장치.
  2. 제1항에 있어서, 상기 가속기 회로는 구동기 트랜지스터(NTn+1)만을 포함하며, 분리열디코더(CDEC1)가 각기 다른 워드라인 블록에 제공되면, 상기 구동기 트랜지스터(NTn+1)의 제 2 단자는 비트라인 블록 선택신호(BSL)에 의해 바로 구동될 수 있고, 상기 구동기 트랜지스터(NTn+1)의 제 3 단자는 기준전위라인(VSS)에 바로 접속되는 것을 특징으로 하는 다이내믹 반도체 기억장치.
  3. 제1항에 있어서, 상기 가속기 회로는 구동기 트랜지스터(NTn+1)만으로 구성되며, 구동을 위해, 상기 구동기 트랜지스터(NTn+1)의 제 2 단자는 논리회로(VL)의 출력(V)에 접속되고, 비트라인 블록 선택신호(BSL)는 논리회로(VL)에 의하여 워드라인 블록 선택신호(WSL)와 함께 전송되고, 상위 열디코더(CDEC)는 다수의 워드라인 블록에 제공되고, 상기 구동기 트랜지스터의 제 3 단자는 기준전위 라인(V'SS)에 바로 접속되는 것을 특징으로 하는 다이내믹 반도체 기억장치.
  4. 제3항에 있어서, 상기 논리회로(VL)는 AND 게이트를 포함하는 것을 특징으로 하는 다이내믹 반도체 기억장치.
  5. 제1항에 있어서, 상기 가속기 회로는 구동기 트랜지스터(NTn+1)와 선택 트랜지스터(ST)를 포함하며, 상기 구동기 트랜지스터(NTn+1)의 제 2 단자는 비트라인 블록 선택신호(BSL)에 의해 바로 구동될 수 있고, 상기 구동기 트랜지스터(NTn+1)의 제 3 단자는 선택 트랜지스터(ST)의 제 1 단자에 접속되고, 워드라인 블록을 선택하기 위해서 상기 선택 트랜지스터(ST)의 제 2 단자는 국부 SAN 구동기의 구동라인(SENx)을 경유하여 구동될 수 있고, 상기 선택 트랜지스터(ST)의 제 3 단자는 기준전위라인(V'SS)에 접속되는 것을 특징으로 하는 다이내믹 반도체 기억장치.
  6. 제5항에 있어서, n 구동라인(SEN1‥‥SENn)을 가진 n-단계 SAN 구동기가 주어지면, 상기 선택 트랜지스터(ST)의 제 2 단자는 일시적으로 최종인 n번째 단계의 구동라인(SENn)을 경유하여 구동될 수 있는 것을 특징으로 하는 다이내믹 반도체 기억장치.
  7. 제1항에 있어서, 상기 열디코더(CDEC)는 비트라인 선택신호(CSL1‥‥GSLi)를 발생하기 위한 주소지정가능한 선택 디코더(CDEC',CDEC)를 포함하고 발생을 위한 보조회로(ZS)는 비트라인 선택신호(BSL)이고, 열주소라인(YA,YB)은 상기 비트라인 선택신호(CSL1‥‥CSLi)를 형성하기 위한 선택 디코더(CDEC',CDEC)에 접속되는 것을 특징으로 하는 다이내믹 반도체 기억장치.
  8. 제7항에 있어서, 상기 선택 디코더(CDEC')의 모든 비트라인 선택신호(CSL1‥‥CSLi)는 비트라인 블록 선택신호(BSL)를 형성하기 위해 OR 회로(OR)의 형태로 보조회로에 의하여 전송되는 것을 특징으로 하는 다이내믹 반도체 기억장치.
  9. 제7항에 있어서, 상기 선택 디코더(CDEC)는 주소지정(작동)을 위해 입력(YCD)을 포함하고, 상기 비트라인 블록 선택신호(BSL)를 전송하는 보조회로(ZS)의 출력은 선택 디코더(CDEC)를 주소지정(작동)하기 위한 입력(YCD)에 접속되고, 상기 보조회로(ZS)의 입력(YC,YD)은 다른 열주소 라인(YC,YD)에 접속되는 것을 특징으로 하는 다이내믹 반도체 기억장치.
  10. 제7항에 있어서, 상기 선택 디코더(CDEC)는 주소지정(작동)을 위한 입력(Y'C,Y'D)을 포함하고, 상기 입력(Y'C,Y'D)들은 다른 열 주소라인(YC,YD)에 접속되고, 상기 보조회로(ZS)의 입력(YC,YD)은 다른 열 주소라인(YC,YD)에 접속되는 것을 특징으로 하는 다이내믹 반도체 기억장치.
  11. 제9항 또는 제10항에 있어서, 상기 보조회로(ZS)는 AND 게이트로 구성되는 것을 특징으로 하는 다이내믹 반도체 기억장치.
  12. 제1항에 있어서, 상기 가속기 회로는 제 1 기준전위라인(V'SS)에 접속되고, 상기 국부 SAN 구동기는 상기 제 1 기준전위라인으로부터 분리된 제 2 기준전위라인(VSS)에 접속되는 것을 특징으로 하는 다이내믹 반도체 기억장치.
KR1019930700824A 1990-09-20 1991-09-03 전체 피크치 전류를 낮추어 액세스 타임을 단축하기 위한 판독신호 증폭기 구동회로를 구비한 다이내믹 반도체 기억장치 KR100200907B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE4029847 1990-09-20
DEP4029847.7 1990-09-20
PCT/DE1991/000697 WO1992005558A1 (de) 1990-09-20 1991-09-03 Dynamischer halbleiterspeicher mit leseverstärker-ansteuerschaltung zur erzielung kurzer zugriffszeiten bei niedrigem gesamtspitzenstrom

Publications (2)

Publication Number Publication Date
KR930702761A KR930702761A (ko) 1993-09-09
KR100200907B1 true KR100200907B1 (ko) 1999-06-15

Family

ID=6414644

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930700824A KR100200907B1 (ko) 1990-09-20 1991-09-03 전체 피크치 전류를 낮추어 액세스 타임을 단축하기 위한 판독신호 증폭기 구동회로를 구비한 다이내믹 반도체 기억장치

Country Status (9)

Country Link
US (1) US5293343A (ko)
EP (1) EP0549611B1 (ko)
JP (1) JP3255913B2 (ko)
KR (1) KR100200907B1 (ko)
AT (1) ATE107429T1 (ko)
DE (1) DE59101955D1 (ko)
HK (1) HK56196A (ko)
TW (1) TW212852B (ko)
WO (1) WO1992005558A1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5870574A (en) * 1993-04-12 1999-02-09 Silicon Graphics, Inc. System and method for fetching multiple groups of instructions from an instruction cache in a RISC processor system for execution during separate cycles
US5568442A (en) * 1993-05-17 1996-10-22 Silicon Graphics, Inc. RISC processor having improved instruction fetching capability and utilizing address bit predecoding for a segmented cache memory
GB2286271B (en) * 1994-01-31 1998-02-18 Advanced Risc Mach Ltd Data memory with sense amplifier
JPH07334985A (ja) * 1994-06-08 1995-12-22 Mitsubishi Electric Corp 半導体記憶装置
US5586080A (en) * 1995-06-26 1996-12-17 Micron Technology, Inc. Local word line phase driver

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0778993B2 (ja) * 1985-11-05 1995-08-23 株式会社日立製作所 半導体メモリ
US4780850A (en) * 1986-10-31 1988-10-25 Mitsubishi Denki Kabushiki Kaisha CMOS dynamic random access memory
US5189639A (en) * 1987-11-26 1993-02-23 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having bit lines capable of partial operation
US5023842A (en) * 1988-07-11 1991-06-11 Kabushiki Kaisha Toshiba Semiconductor memory having improved sense amplifiers
JPH0271493A (ja) * 1988-09-06 1990-03-12 Mitsubishi Electric Corp 半導体メモリ装置
JP2633645B2 (ja) * 1988-09-13 1997-07-23 株式会社東芝 半導体メモリ装置

Also Published As

Publication number Publication date
HK56196A (en) 1996-04-03
WO1992005558A1 (de) 1992-04-02
KR930702761A (ko) 1993-09-09
ATE107429T1 (de) 1994-07-15
JPH06500882A (ja) 1994-01-27
EP0549611A1 (de) 1993-07-07
TW212852B (ko) 1993-09-11
DE59101955D1 (de) 1994-07-21
EP0549611B1 (de) 1994-06-15
JP3255913B2 (ja) 2002-02-12
US5293343A (en) 1994-03-08

Similar Documents

Publication Publication Date Title
USRE37176E1 (en) Semiconductor memory
US5091885A (en) Dynamic type random-access memory having improved timing characteristics
US5220527A (en) Dynamic type semiconductor memory device
KR910009442B1 (ko) 반도체 기억장치
US5881006A (en) Semiconductor memory device
US5323345A (en) Semiconductor memory device having read/write circuitry
KR100275107B1 (ko) 강유전체메모리장치및그구동방법
JP3302734B2 (ja) 半導体記憶装置
US5278799A (en) Semiconductor memory circuit
US5642326A (en) Dynamic memory
US5208773A (en) Semiconductor memory device having bit lines and word lines different in data reading and data writing
US4439843A (en) Memory device
EP0193209B1 (en) Semiconductor memory device
US5805515A (en) Semiconductor memory device for high speed operation
US5291450A (en) Read circuit of dynamic random access memory
US4602355A (en) Memory circuit with noise preventing means for word lines
US4598387A (en) Capacitive memory signal doubler cell
US7012831B2 (en) Semiconductor memory device
KR100200907B1 (ko) 전체 피크치 전류를 낮추어 액세스 타임을 단축하기 위한 판독신호 증폭기 구동회로를 구비한 다이내믹 반도체 기억장치
US4833656A (en) Fast access circuit for dynamic type semiconductor memory device
US6940743B2 (en) Semiconductor memory devices for outputting bit cell data without separate reference voltage generator and related methods of outputting bit cell data
EP0107864A2 (en) Dynamic memory circuit with improved noise-prevention circuit arrangement for word lines
US4710901A (en) Driving circuit for a shared sense amplifier
US5594681A (en) Dynamic random access memory wherein timing of completion of data reading is advanced
US5777934A (en) Semiconductor memory device with variable plate voltage generator

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110304

Year of fee payment: 13

EXPY Expiration of term