TW212852B - - Google Patents

Description

A 6 B 6 經濟部中央標準局印製 五、發明説明（l) 如申請專利範圍第1項之前文，本發明偽有關於一動 態半導體記億器、 本型式之動態半導體記億器見載於丨9 8 9年V L S I電路研 討會之技術文摘（H) 3頁至1 0 4頁}由岡村（東芝 > 所發表之 ”高密度半導D R /\ M S之解碼源感應放大器” t l此偽有關於 一動態半導體記億器，其中毎一讀出半導體具一電晶體 連接在該讀出放大器之S A N輸人端和S A N N線之間當作一 電阻，另-電晶體刖接於讀出放大器之輸入SAN和參考 電位之間，並靠行解碼器之位元線選擇訊號來驅動。因 此每一讀出放大器需要要二個額外之電晶體，於是需要 相當大之額外空間：， 本發明之目的即欲發表-開始所提型式之動態半導體 記億器，該記億器具最小之晶片區域及低尖峰電流使較 短之存取時間成為可能。本目的之達成偽根據本發明如 請求專利範圍第1項所發表之特性C 本發明所供給之特別優點處偽本發明設計之動態半導 體記億器較東芝所引用者，實質上需要之空間較小，為 一加速電路所逹成並陳示為一方塊，以節省評估時間。 申Μ專利範圍2至〗2偽闢於一較佳動態半導體記憶器 之具體實施例。 參考下列各圖，以詳細解釋本發明： 圖1代表一由讀出放大器和局部S A Η驅動器組成之讀 出放大器方塊之動態半導體記億器 ...................................................裝...........................訂...........................線 (請先閲讀背面之注意事項再填寫本頁) 甲 4 (210X297公釐） 五、發明説明（2) A 6 B 6 經濟部中央標準局印製 詳 力並 Λ 速標 路外 之 ，方記體電 之 驅塊 ® ϋ加座 電額 路L'元，晶由 器 Ν 方 Η =Η 中靥 動之 電 W 字中電經 大SA線SA路SA其上 驅成 速 ί 成ΤΒ之極 放 部元 部電部 速組 加BL形塊υζ源 出 局字 局速局路示 加路 其 ，合方°r而 讀 其一 之加之電顯 之電 ，BLm 線單BL 隱 之 器每 器之器速並 器OR器 對別元。線 己 元 憶， 億動億加成 億由 憶 線分位冑元 單¾.記路 記驅記之組 及 記 元其在L,位 億 體電 醴器體動體 體器 體 位，如 U 至 電 線 記 導速 導碼導驅晶 導碼 導 及器。Η 接 至if半加 半解半器電 半解 。半WL憶 B*ZJC極 合II之之-之列之碼擇 之擇16¾之 線記了」U流 ,ζ 電 及和 0 罾明動器明-明解選 明選 t 明 元體 BL 拽 1 j發騙碼發行發行及 發之 Μ 發i 字導ιτ¥ , 0 替圓 塊線' 圖 i本來解本屬本標體 本址 |本1|量半$纟¥1 0>! 間 疔/c 如 N 據器行據標據座晶 據定 7 據ir大態_„ 線 A 時線宇 一 S 根碼之根座根層電 根可 圖根 _ 具動 元 一13 至 表 表表解開表層表上動 α 表具 表表壓表份^7_字 接 代，代代行分代上代一驅器代路 代代電代部卩Ζ*至 2 路 3 4 藉 一 5 藉 6藉由碼 7 電 .，738 之 1 之Βί元接 圖電画画及供圖及圖及路解圖該路圖圖果圖N'WL單極 細 器提 器 器電行 ，電 效BL塊憶閘 ...................................................裝...........................訂...........................線· (請先閱讀背面之注意事項再填寫本頁) 甲 4 (210X297公釐） Α6 Β 6 經濟部中央標準局印製 五、發明説明（3) 容接至參考電位。讀出放大器方塊LVB由大量讀出放大 器L V組成，該放大器具S A Η輸入E 2並接至位元線對B L , £ L Ν。S A Ν輸人Ε 2經由局部S A Ν Ν線2接至一局部S A Ν驅動 器LTN之输出A2 。該局部SAH驅動器LTN依序接至η驅動 線SEH和參考電壓Vss 。這類似應用至其造位元線方塊ΤΒ ,T B "等。於是，如其它位元線方塊T B ’具有位元線對B L ’ 和BLN'記憶單元Z’.讀出放大器方塊LVB',局部SANH 線2 '和局部S A N驅動器L T N ’。此處之位元線方塊T B ”僅示 出一讚出放大器方塊L V B ”、 由位元線BL和字元線WL來定址之記億軍元Z偽靠讀出 放大器L V來讀值。具局部S A N驅動器L T N之觀念特別有好 處，其可篛卻仍然快速的讀值有最好的驅動功能。在此 案例中，局部SAN驅動器LTN驅動一具有64個讀出放大器 之譖出放大器方塊。η驅動線SEN代動器L T N之η相驅 動.〇 圖2代表具網含記億單元Z之傳流讓出放大器電路。在 此案例中，纊出放大器由η通道部份SAH和P通道部份SAP 組成。，P通道部份SAP直接接至位元線對B2和BLN並由二 個P通道電晶醱了 3和T 4組成。T 3之洩極接至位元線B 2 ，源極接至T 4之洩極，閘極接至位元之線B L H。S A P輸 入E 1接至T 4之洩極，源極接至位元線B L N , T 4之閘極 接至位元線B L。η通道部份S A H以類似P通道部份S A P之 方式作交叉繙合，並由二個η道道電晶醱T 5 , T 6組成 -5 - (請先閲讀背面之注意事項再填寫本頁) •裝. •訂· •線. 甲 4 (210X297公釐） 經濟部中央標準局印製 2128Γ.3 A6_B6_ 五、發明説明（4) 。電晶體T5之洩極在此例中接至位元線部份14, T5之源 極接至T6之洩極而T5之閘極接至位元線部份15„ T6 之洩極接至SAK之輸入E2 ，T6之源極接至位元線部份15 ,T6之閘棰接至位元線部份14。位於位元線對BL. BLN 和位元線部份14, 15之間之二移轉電晶臁7和9可霹驅動 線13來驅動位元線部份14和15可痗另二插移轉霭晶齷 16, 17接至10輸出ΙΟΑ和IONA。電晶體16和17之閘極接至 位元線選擇輸入CSLE。另有三η通道電晶體6, 8和10形 成一短路/預充電電路，在此，Τ6之洩極接至輸入5, 源極接至位元線BL,閛極接至输入12, Τ8之洩極接至位 元線BL,源極接至位元線BLN.閘極接至輸入】2,電晶 體10之洩極接至位元線BLN,源極接至輸入1],閘極接 至輸入1 2。記億單元Ζ之電晶體3之洩極接至位元線B L ，源極經由電池電容4接至參考電位，而閛極接至宇元 源WL 〇 由於電晶體6, 8和10之短路/預充電電路，位元線BL 和BLN暫時短路並充電至相同之預設值。導電移轉電晶 體7和9及由字元線WL宁i線WL定址之所有記憶單元即讀 出至預充電位元線。於是，如圈2所示之記億單元Z則被 讀出至位元線BL並由交叉鎘合成之η通道電晶體T5和T6 來讀值，則位元線B L和B L Ν之電壓差即被放大。二交叉 嫌合之Ρ通道電晶體Τ3和Τ4在此作更進一步之讓值操 作。一旦此讀值操作完成，此二移轉電晶體1 6和1 7即靠 (請先閲讀背面之注意事項再填寫本頁) •裝· .訂· •線. 甲 4 (210X297公釐） A 6 Β 6 經濟部中央標準局印製 五、發明説明（5 ) 位元線選擇輪入C S L E之位示線選擇訊號切通，而位元線 B L和B L H刖切至I 0輸出1 Ο A和I 0 H A „ S A N输入E 2必須儘快 龙被帶至參考電位以啓動η通道部份SAN。输入E2需-合適之控制電壓以確佶啓動之儘里快速而仍然讀值正確 。如在S A Η驅動器中，可産生一具最佳電睡/時間功能 之合適控制電壓。此可類似應用在SAP輸入Ell。 圖3代表一可能之SAH驅動器。在此例中，代表一可 藉η驅動線SEH1至5〖}^來驅動之局部^相5/^驅動器。電 晶體NTi之洩流極接至驅動器輪出A 2,源極經由二極體 D接至黎考®位VSS ，閘極接至η控制線SEN之第一相 SEN1。此處之二體D以正相偏壓並聯至霪晶體NT2 ,其 閛極接至線SEK2。NT3之洩極接至驅動器輪出A2,源極 接至參考電位V3S ,閘極接至第三驅動源SEH3。輿HT3 類似之方式，多至NTn之電晶體可輿NT 3並聯以儘可能獲 得儘好之接近理想驅動曲線。此例中，第η驩動電晶體 ΝΤη之閛極接至驅動線SENri。是否驅動線SEMl...SEHn之 訊號可在局部SAN驅動器外形成或者它們是否可在局部 SAN驅動器内靠延遲電路例如從驅動線SEN1訊號來形成 就不重要了。 假如控制線SEN1接收高電位，則電晶體NT 1導通，驅 動器輸出A2之電壓即為二極體D之預設電壓。只要第二 驅動線S E N 2 —接收到高電位，驅動晶體N T 2同樣地導通 ，而位於驅動器輪出A 2和蠶考電位V ss 間者為N T i及 ...................................................装...........................訂...........................線 (請先閱讀背面之注意事項再填寫本頁) 甲 4 (210X297公釐） 經濟部中失標準局Μ工消費合作杜印製 a6 B6 五、發明說明（6 ) NT2之二串聯通道電阻，其由於驅動電流而在A2産生一 電鼷降。由於驅動電晶體NT3至NTn之連纗導通，通道 電阻即並聯並由於低總阻抗而在Α2和參考電位Vss 間 形成一低電壓。 圖4代表一加速電路，其僅由驅動電晶體ΝΤη + α阻 成且是本發明動態半導體記憶器之一部份。本例中，驅 動轚晶體NTn+ i僅當分開之行解碼器CDEC1存在各字 元線方塊時才藉位元線方塊選擇訊號BSL在其閛極來驅 動。驅動電晶體HTn + i之洩流極接至局SAH驅動器LTH 之輸出A2,其源極和參考電位V’ss 接觸。該參考電位 V 'ss 和局部SAN驅動器之參考電位Vss 分開是有好處 的，因為防止由於供應線電壓降所造成之互相感應。局 部SAN驅動器靠驅動線SEN來驅動，其輸出A2接至局部 SANH線 2。 當本發明之動態半導體記億器開始讀值時，字元線方 塊WLB之所有局部η相SAN驅動器則被η共同驅動線SEN 驅動。局部SAO線2之電壓降至圖8由P所指之值。只要 字元線方塊WLB之所有驅動電晶體i仍然不導通 ,則讀值不加速地進行。如位元線方塊選擇訊號現從行 解碼器CDEC1接到高電位，則NTn+ α導通而局部SANN 線迅速被帶至參考電位。局部SANH線需要極高之尖峰電 流以快速將局部SANN線2放電至參考電位。因該高尖峰 電流僅發生在本發明半導醴記憶器之單位元線方塊，故 (請先閔讀背面之注意事項再填寫本页) •装· •打. •線· 本紙張尺度適用中國國家標準( CNS)甲4規格（210x297公釐) 經濟部中央標平局貧工消費合作蛛印製 A6 B6 五、發明説明（7 ) 總尖峰電流僅不顯著地增加在加速罨路上。 _5所示之電路偽關於本發明之一動態半導醱記億器 .其中上層座檫之行解碼器CDEC同時為大量字元線方塊 。圖5所示之電路画和圈4所示者僅在驅動電晶體+ 之驅動上不同。明確地選擇一位元線方塊，其選擇訊號 BSL必須首先和邏輯電路VL之字元線方塊選擇訊號WSL閘 接一起。為連成此一目的，通輯電路VL之輸出V接至驅 動電晶體NT„ + i之閘極。圖7和8將詳述行解碼器CDEC 中位元線方塊選揮訊號之形成。字元線方塊選擇訊號WSL 之形成則發生在列解碼器，其中，如同行解媽器，預编 碼位址線以邏賴運算結合以形成字元線方塊選擇訊號WSL 。如驅動電晶體NT„ + i僅靠位元線方塊蘧擇訊號BSL 來驅動.刖雖然僅«驅動線SEN以位元線遘擇訊號來定 址之宇元線方塊WLB能讓俏，結果，極高之霄流將流遇 驅動電晶醱，流向其它之字元線方塊並將在總尖峰電流 上有不利之效應。 如圖6所示，根據本發明之動態半導體記憶器之加速 電路由驅動電晶體N T „ + i和遴擇電晶體S T組成，此二 電晶體串聯以致NTn + i之洩極接至局部SANN線2, NT„ + i之源楂接至遵擇電晶體之洩流極，而其源極接 至參考電位V ’ss 3如_ 4和5所述，局部SAN驅動器由η 驅動線SEN驅動，其輸出Α2接至局部SAHN線2。η驅動線 SEN之單驅動線SEHX接至選擇電晶體ST之閛極。ST之閘 -9 - 本紙張尺度適州中®國家標準（CNS)肀4規格（2丨Οχ297公澄) {請先閲讀背面之注意事項再填寫本頁) •装_ .綵· 經濟郎中央標準局χκ工消費合作it印Μ A6 B6 五、發明説明（8 ) 極最好由最後，即第η相驅動線SENn來靨動。宇元線方 塊明確地由驅動線SEHx定義，因行解瑪器偽上屬並同時 驅動大量字元線方塊。如圖4所示.位元線方塊由一位 元線方塊遘擇訊號BSL選定，其可形成在行解碼器CDEC 内。 由列位址産生之η驅動線SEN訊號連鑛接收高電位並 以預設時間來連缠産生局部SAN驅動器LTH之η相位。因 η驅動線SEN随各字元線方塊而存在，故字元線方塊可 以η驅動線S E N其中之一來遘定。因選定位元線方塊之 驅動電晶體NTn+ t僅靠位元線方塊蘧擇訊號BSL來導 通，在時間存n+l,在局部SAN驅動器之所有η階已導通 後，第η相（χ = 之驅動線SEHx己夠驅動遘擇電晶髏ST 。由於ST和NTn + 1串聯，僅有和選定字元線方塊有關 之位元線方塊接收加速黷值，因此，總尖峰電流僅不顯 箸地增加，雖然位元線方塊之選擇偽靠每一宇元線方塊 上屬行解碼器CDEC之位元線選擇訊號BSL。 在本發明之動態半導賭記憶器中産生·方塊選擇訊BSL 之可能如圖7所示。如画7所示之電辂，加速電路如圖4 般由驅動電晶體NTn + i組成，可直接由位元線方塊選 擇訊號BSL來驅動。然而，該驅動電晶體亦可如画5般 ,經由邏輯電路VL來驅動；或如圖6般，串聯一遘擇電 晶體ST。驅動電晶體KT„ + i之洩極接至局部SAM驅動 器LTN之輸出A2,並經由局部SANN線2接至譎出放大器方 -10- (請先閑讀背面之注意事項再填寫本頁) •裝· .綠. 本紙張尺度適用中國國家標準（CNS)T4規格（2]0χ297公货) A6 B6 2128^2 五、發明說明（9 ) 塊LVB之讀出放大器LV]...LVi之輸入E2。驅動電晶體 NTn+ i之源極輿參考電位V’ss 接觴。讀出放大器LV1 ...LVi之10输出IOA和IOHA接至10線10及ION。可定址之 選擇解碼器CDEC’在其輸出産生位元線遘擇訊號CSL1... CSLi,其可餵進讀出放大器LV〗...LVi之位元線選擇输 入C S L E。當選擇解碼器C D E c ’之一（ί之1 >發生選擇，即 一位元線選擇訊號，如C S L 1，切至高電位而剩下之位元 線選擇訊號維持低電位。因位元線選擇訊號CSU...CSLi 所選擇之所有位元線屬於相同之位元線方塊LVB,故所 有位元線選擇訊號CSLl...CSLi靠0R電路閘接起來以形 成一位元線方塊選擇訊號B S L。可定址行解碼器C D E c ’之 選擇输入接至預编碼之行位址\和丫3 (如8之1),而可定 址行解碼C D E c ’之位址輸入接至預編碼行位址Ye和YD (如 4之1 )之部份Y/和YD·。

在行位址和Y D ( 8之1 )與L和Y。（ 4之1 )分別被預编碼 A B CD 之狀況下，可定址之行解碼器CDEc’毎一讀出放大器方 塊LVB可驅動64個（i = SX 8=64)讀出放大器並且可定址 4X4 = 16値選擇解碼器CDEc’。最簡單狀況下，給予正 邏輯，僅需一位址線Ye’和f以定址行解碼器CDEc ’。 假如一讀出放大器方塊L V B含6 4個讀出放大器，刖籍6 4 之1编碼位元線選擇訊號，一位元線對恰可切至一對10 線10和Ι0Ν。許多狀況下，存在大量10線對10和Ι0Ν,於 是可能同時平行讀出大畺位元線對，然而卻不直接影響 -1 1 - 本纸張尺度適W中國國家標準（CNS)甲4規格（2'ι0χ297公燈） (請先閲讀背面之注意事項再填寫本页) •裝. 經濟部中央標唯局R工消费合作杜印製 •線_ 經濟部中央標準局印製 2C. A6 ___B6_ 五、發明説明（10) 位元線選擇訊號之形成。如存在二10線對10和ION,則 僅需一鳊選擇鏞碼器（i之2編碼 例如，需4而非8個預 编碼行位址線YB = 位元線選擇訊號靠OR電路來閫接之方式很複雜，因此 僅理論上可行。圈7 a中，表示在行编碼C D E c中産生位元 線方塊選擇訊號B S L之可能性。如圈7所示，例如（8之1 ) 之預編碼行位址YA , YB接至可定址選擇解碼器C D E c '，如 圖7 a所示，位址線Ye和YD之位址線Y &和Y b用來在定址 選擇解碼器C D E c ”並且位址線Ye和YD之位址線Y ^和Y & 用來補加電路Z 3中平行形成位元線方塊選擇訊號，其中 位址線和y I yd'—樣。假如因時間關像而不 需平行形成位元線方塊S擇訊號B S L ,則位元線方塊選 擇訊號BSL可用以定址一簡單設計之選擇解碼器，為此 目的。此位元線方塊選擇訊號BSL則餵進可定址蘧擇解 碼器CDEc’之單定址输入YeD。在最簡單狀況下，給予 正邏輯，僅需一行位址.如（4之〗）預编碼行位址Ye 及一位址線^ ,如四線行位之一，癱補加電路以 D AND電路閘接起來形成一位元線方塊選擇訊號BSL。如 一更複雜之預编碼行位址Ye和YD ,如給予負邏輯.則可 能需要121條線，如三條 ，以直接定址遘擇解碼器 CDEc",及補加電路ZS可能需要KS1條線。 如圈8所示之電壓一時間画，由於本發明之動態半導 體記憶器之加速電路而描繪出讀值時間之改進，其中 曲線參數之表示對應個別之電騣U。此處所示之電壓曲 -1 2- (請先閲讀背面之注意事項再填寫本頁) 甲 4(210x297公釐） 212ΒΓ,3 Α6 Β6 經濟郎中夬標半局貞工消费合作^卬製 五、發明説明（11) 線由讀出放大器之非啓動P通道部份而播得。電壓U 2代 表局部SANK線之電壓，加速電路由P點開始並允許電壓 1(2之接近參考電位較無加速電路者為快，並以虛線2a 表示。如接至位元線B L之記億單元儲存邏輯，當此記億 單元讀值時其電壓U% 將不顯著地下降，但是電壓UBLfj 刖尖鋭地朝參考電位下降，導致電壓差uD大增。以虛線 表示之比較位元線電壓曲線，及導致之電壓差 ϋ Da同樣以虛線表示。代表為比較之目的而無加速電路 之曲線。 參考符號表 2,2’ 局部SAHN線 3 η通道MOS-FET記憶單元 4 記憶犟元之電容器 5,11 預充電電位之謓出放大器輸入 6,8,10等效/預充電路之電晶體 7,9 移動電晶體 12 等效/預充電電路之控制輸入 13 移轉電晶體之控制輸入 14,15 位元線部份 16,17 選擇電晶體 Α2 局部SANN驅動器輸出 Β 2 . B L ’位元和比較位元線 BLN,BLN'位元線方塊 -13- (請先閲讀背面之注意事項再填寫本頁) k. *綠· 本紙張尺度適丨丨]中國國家標準（CNS) T 4規格（210x297公釐) Α6 Β6 五、發明説明（12 ) BSL 位元線方塊選擇訊號 CDEc , CDEc 1行解碼器 CDEc',CDEc”行解碼器 CSLl,...CSLi位元線選擇訊號 CSLE 位元線選擇輸入 D SANH驅動器之二極體

El , E2 讀出放大器驅動輪入 IOA.IOHA 10線輸出 LTN,LTN’局部SANN驅動器 L V , L V 1 . . . L V i讀出放大器 L V B , L V B ’，LBV ”讀出放大器方塊 NT ! . . . HT„ » NT 局部SANN驅動器之η通遒 η + 1

HOS - FET OR OR 閘 (請先閲讀背面之注意事項再填寫本頁) -裝· 經濟部中处標肀局員工消費合作杜印製 RDEC 列 解 碼 器 SAP,SAN 讀 出 放 大 器 之 P 部 份 及 η 部 份 S E N , S E N 1 . • * SENn 局部S A H N驅動器之控制輸入 SEN X 選 jm 電 晶 體 之 控 制 輪 入 ST m 擇 電 晶 體 TB,TB',TB 位 元 線 方 塊 U 2 , U 2a 有 1 4wrt m 加 速 電 路 之 驅 動 電 壓 U BL * U BLN 有 加 速 電 路 之 位 元 線 5 和 fch 較位元線電壓 U BLNa 無 加 速 電 路 之 比 較 位 元 線 電 壓 -14- •訂…- •缘· 本紙張尺度適州中國國家標準（CNS)平4規格（2〗0χ297公澄) 2128^¾ 五、發明説明（13) Hd ,JDa A6 B6

Od

V 88

V L ¥L 有加速電路之U %和電壓差 無加速電路之電®差 供醮電壓 ss‘ 參考電位 閘訊號 字70線 WLB 字 7ϋ 線 方 塊 WSL 字 7C 線 方 塊選 擇 訊 號 YA· YB，k ，YD 行 位 址 YC. , V CD K c '和C DEc，， 之 行 位 YC" , Υχ>" 補 加 電 路 之行 位 址 Y CD 定 址 CDEc ”之輸入 ζ , ζ· 記 憶 單 元 ZS 補 加 策 ^8L 路 (請先聞讀背面之注惫事項再填寫本頁) •装· 經濟部中夾標爷局β工消费合作社印製 •線· 15- 本紙張尺度適;丨]屮國國家標:;MCNS)甲4规格（210父297公贽)

Claims (1)

1. 8 2 ABCD 六、申請專利範園 1.具記憶單元佈置之動態半導體記憶器.其至少由一字 元線方塊（WLB)組成，且至少一宇元線方塊（WLB)由大 量位元線方塊< T B , T B ’ 一 -)組成，一位元線方塊由大 量位元線對（BL, BLN)組成， 具至少一由大屋讀出放大器（LV)組成之讀出放大器方 塊（L V B ),毎-讀出放大器接至與讀出放大器方塊相 關之位元線方塊之位元線對，並由η通道部份（SAN)和 Ρ通道部份（SAP)組成， 具大量局部SAN驅動器以驅動謓出放大器之η通道部份 (s /m ,及 具讀出放大器，其放大續出訊可依位元線選擇訊號（ C S L 1 . . . C S L Π切至I 0線（I Ο , I Ο N ),並可由行解碼器産 生位元線選擇訊號（CSL1...CSC丨），其特徹為以逹成 低尖峰電流之加速定值，每一位元線方塊存在一局部 S AN驅動器.且在局部SAH驅動器下亦另存在一具有驅 動電晶體（N T ,, + i )之加速霜路，其第一端點接至㈣ 別局部SAN驅動器之輸出（A2),且該加速電路之驅動 方式其加速定值僅發生在讀出放大器方塊之放大讀出 訊號亦依位元線選擇訊號（C S L 1 . . . C S L 切至I 0線（I 0 ,ί Ο N )時，' 2 .如申請專利範園第1項之動態半導體記憶器，其中加 速電路僅為驅動電晶體（ΝΤη+ ί丨組成，（NTn+ i) 之第二端可3接由位元線方塊選擇訊號（B S L )來驅動 ~ 1 6 ~ (請先閲讀背面之注意事項再填窝本頁) •線· 甲 4 (210X297公釐） 3 r.t> 8 2 X 2. ABCD 六、申請專利範園 ,如假設個別字元線方塊有分開之行解碼器（C D E C ’） ，且（N T n + i )之第三端直接接至參考電位（V ss ·) 〇 3 .如申諳專利範圈第1項之動態半導體記億器，其中加 速電路僅為驅動電晶體（NTn + i i組成，（NTn + i > 之第二端靠埋輯電路VL接至其_出（卩> 來驅動，位元 線方塊選擇訊號（B S L )和字元線方塊選擇訊號（W S L >閘 接起來，並對大盪字元線方塊提供-共同之上層座標 行解碼器（C D丨·: c ),且驅動電晶體之第三端直接接至參 考電位< V ), 4 .如申請專利範圍第3項之動態半導體記憶器，其中邏 輯電路（V L )由一及U N D i閘組成。 5. 如申請專利範園第1 項之動態半導體記億器，其中加 速電路含驅動電晶體（Ν ΐ n + 1 >及選擇電晶體（S T > , (N T „ t ：i >之第二端篛位元線方塊選擇訊號ί B S L )直 接驅動，（N T tl + i )之第三端接至選擇電晶體（S Τ )之 第一端，且由於要選擇-字元線方塊，（S T )之第二端 可經由局部SAN驅動器之驅動線（SENx)來驅動，且（ST >之第三端接至#考電位（V ) 〇 6. 如申誚專利範圍第5項之動態半導體記憶器，其中任 一具η驅動線！ S Ε (Π . . . S E Νη )之η相S A N驅動器，其選擇 電晶體（S Ή之第二端可經由暫時最後第η相之驅動線 S Ε Ν η )來驅動 -1 7 - (請先閲讀背面之注意事項再填窝本頁) •訂. .線. 甲 4 (210X297公釐） 2 Γ0 B 2 1 2 ABCD 六、申請專利範困 7. 如申讅專利範画第〗項之動態半導體記億器，其中行 解碼器< C D E c ;含一可定址選擇解碼器（C D E c ’，C D E c ” > 以産生位元線選擇訊號（C S L〗...C S L i )及一補加電路 (Z S )以産生位元線方塊選擇訊號（B S U ,且行位址線 (YA , Y B)接至選擇解碼器（C D E c ’，C [) E c ”）以形成位元線 遴擇訊號（C S I, 1 , . , C SL丨1。 8. 如申請專利範圍第7項之動態半導觼記憶器，其中各 情況T ,選擇解碼器（C D K c ’）之所有位元線選擇訊號（ CSL1...CSLH以OR電路形式靠補加電路閛接起來以形 成位元線方塊選擇訊號（B S U。 9. 如申讅専利範圍第7項之動態半導體記億器，其中選 擇解碼器（C D ί*: c ”丨含一輪入（Y eD )作定址（啓動），攜 帶位元線方塊選擇訊號（BSL)之補加電路（ZS)之輸出 接至一輸人（Y eD >以定址（啓動）選擇解碼器（C D E c ”） .而補加電路U S )之輪人（Y t , Y 〇 )則接至更進一 步之行位址線（Ye , YD ;。 1 0 .如申請專利範圍第7項之動態半導體記憶器.其中選擇解碼器（C D E c ”）含輸入（Y ^ , Y D Η乍定址（啓動> ,而此輸入（Y ’e , Y D )則接至更進--步之行位址線（Y e , YD > ,旦補加電路（Z S )之輪入（Y & , Y & )接至更進一 步之行位址線（Y , Y ) „ C D 11.如申請專利範圍第9或第10項之動態半導體記憶器， 其中補加電路US)由一咬（A N D )閘組成。 -1 8 - (請先閲讀背面之注意事項再塡寫本頁) •訂· •線· 甲 4 (210X297公釐） ABCD 六、申請專利範園 1 2 .如申請專利範圍第1項之動態半導體記憶器，其中 加速電路接至第 動器則接至和第 謬考電位（V ’ ss 黎考電位分開之第 ),且局部SAN驅 參考電位（ ss -19 (請先閲讀背面之注意事項再Ϊ本頁) •訂· •線· 甲 4 (210X297公釐）