CN1317798A - 具有比特导线参考电压的集成存储器和产生该电压的方法 - Google Patents

Abstract

在有差分写/读放大器(SA)的特别是铁电半导体存储器上，该放大器经传输晶体管(T)与由比特导线(BLi)和相应的参考比特导线(/BLi)组成的比特导线对相连，用于在存储电容器(MC)中读出和写入数据，为了提高比特导线参考电压精度安排主参考比特导线(/BLO)经电荷开关元件(TL)与参考电压(VREF)相连，为了在参考比特导线之间电荷平衡，至少一个其他参考比特导线(/BLi)经平衡开关元件(TA)与主参考比特导线相连。

Description

具有比特导线参考电压的集成存储器 和产生该电压的方法

本发明涉及一种集成存储器，特别是一种铁电存储器，具有存储电容器，安排在由字导线和由比特导线和具有比特导线参考电压相应的参考比特导线组成的比特导线对的交叉点上，具有选择晶体管，经过该选择晶体管存储电容器与比特导线相连和其控制电极与字导线相连，和具有差分写入/读出放大器，这个放大器经过传输晶体管与比特导线对相连，用于将数据从存储电容器中读出和写入存储电容器中，以及产生比特导线参考电压的相应方法的集成存储器。

这样的集成存储器作为DRAM或者FeRAM在文献DE 19903199A1中是已知的，其中例如为了将数据从1-晶体管-1-电容器类型的存储单元的铁电存储电容器中读出，在参考比特导线上要求一个定义的参考电压。信息是通过介质的极化状态存储在铁电存储电容器中的。当通过差分读出放大器读出被存储的信息时，可以在与存储电容器连接的比特导线上，对于逻辑1由于相应的极化状态例如出现或者测出一个电压为1.2V和对于逻辑0由于相反的极化状态出现或者测出一个电压值为0.5V。将这个电压值经过差分放大器与参考比特导线的参考电压进行比较。在此将此比特导线参考电压的准确数值在试验阶段之前求出，和将参考电压相应地调整。为此例如将铁电存储器的所有存储单元用对应于逻辑0的电压进行处理或者适当地极化。然后接上确定的比特导线参考电压。借助于差分放大器读出所有的存储单元。如果将比特导线参考电压值选择的太低，则错误地将逻辑1也读出。因此在后面的步骤中将比特导线参考电压值提高和重复读出过程。将这个进行直到将所有被存储的逻辑0真正从铁电单元中读出。然后将所有存储单元用逻辑1写入和从提高了的比特导线参考电压出发读出存储器内容。此时将比特导线上的参考电压降低直到可以将所有被存储的逻辑1无误差地读出。此时对于被试验的存储器芯片产生一个电压窗，在其中必须选择适合的参考电压。已知的当前技术的缺点是其比特导线参考电压的有限精度。因为一般来说参考电压发生器或者参考单元产生例如输出电压在0.3至0.7V范围内在比特导线上的电压精度为绝对值30mV。因此比特导线参考电压的相对误差值是在10％至4.2％范围内。

在US 4,937,476中已知在集成存储器中差分放大器的参考电压是借助于电荷开关元件，平衡开关元件和电容产生的，其中参考电压是通过电容之间的电荷平衡产生的。

本发明的任务是，在开始所述类型的集成存储器中用简单的方法提高存储器中的比特导线参考电压的精度，和提供产生集成存储器的比特导线参考电压相应的运行方法。

按照本发明这在开始所述类型的集成存储器上是这样达到的，主参考比特导线经过电荷开关元件与参考电压相连；和至少一个其他的参考比特导线为了参考比特导线之间的电荷平衡经平衡开关元件与主参考比特导线相连。按照本发明的方法是以以下处理步骤为特征的：将参考电压连接到主参考比特导线上，将参考电压从主参考比特导线上分开，将至少一个其他的参考比特导线并联在主参考比特导线上，从而将被存储在参考比特导线并联寄生电容上的电荷进行平衡和将参考电压分成为多个相同大小的比特导线参考电压。其中毫无问题地有可能，用电压发生器产生参考电压，其输出电压与当前技术相比较，当例如不变的绝对的电压精度为30 mV时明显的比较大，例如代替0.7V为2.8V。因此在单个参考比特导线上参考电压的相对误差明显相应地减小。如果将这个放大了的参考电压充电在选定的参考比特导线的寄生电容上，和随后将被存储在其中的电荷分配在其他参考比特导线的寄生电容上，所有比特导线参考电压的误差相应地减小。如果人们例如用电压发生器产生比特导线参考电压时，这在1.2V至2.8V范围内输出电压的电压精度为30mV，在本发明的电荷平衡之后在四个相互连接的参考比特导线上的参考比特导线的误差只还有2.5％至1.0％。其中四个比特导线电压的大小相等，因为比特导线的四个寄生电容也相等。

按照一个有益的实施形式参考电压是由恒定电压源提供的。这在连接技术上很容易用足够的精度对于比较大的电压值也是可以实现的。有选择地也可以使用参考单元，这由于随着运行时间增加引起老化可能导致参考电压精度降低。此外产生参考电压的定时也比较复杂。

为了电荷平衡，将四个参考比特导线借助于三个平衡开关元件相互连接，这种安排是有益的。从而一方面参考比特导线上的参考电压的精度有可能成为四倍。另外一方面连接在主参考比特导线上的电压值也还可以保持足够小。这个值例如可能是在四个相互连接的参考比特导线上为2.8V。因此在电荷平衡之后可以产生统一的比特导线参考电压为准确的0.7V。

为了得到简单的电路布局可以将平衡开关元件以平衡晶体管形式串联连接。

按照有益的实施形式将电荷开关元件用p沟道晶体管实现，以便使其栅极上的控制电压面对应传输的比较高的参考电压例如为2.8V仍然能保持足够低。

下面借助于简图叙述按照本发明的集成存储器装置的实施例以及产生比特导线参考电压的方法。附图表示

附图1按照本发明的铁电存储器装置的部分电路图，

附图2补充附图1的产生比特导线参考电压的开关元件的电路图，和

附图3按照附图1和2本发明方法的电路装置的比特导线参考电压的电压-时间-曲线。

铁电存储器(FeRAM)按照附图1以已知方式在字导线WLi和各自由比特导线BLi和参考比特导线/BLi组成的比特导线对的交叉点上有1-晶体管-1-电容器-类型的存储单元MC。每个存储单元MC的选择晶体管TM用各个所属比特导线连接存储单元MC的铁电存储电容器CM。选择晶体管TM的栅极与所属的字导线WLi相连。在附图1上，为了简化原因，只表示了两个比特导线对BL1,/BL1,BL2,/BL2以及三个字导线WL1,WL2,WL3。当然一个FeRAM实际上具有很大数量的比特导线和字导线。被表示的存储器装置此外还有读出放大器SA，这个放大器与比特导线对的单个比特导线各自经传输晶体管T相连。当读出放大器SA涉及已知的差分放大器时，放大器当从所属的存储电容器CM读出存取时在所属的比特导线对(BLi,/BLi)上将电压差放大和在没有详细表示的数据导线上继续传输。因此这个电位差当读出存取时得到的结果是，将各个比特导线对的一个比特导线(/BLi)用作为有定义的参考电压的参考比特导线，而将存储电容器CM的内容在比特导线对所属的另外的比特导线(BLi)上读出。然而也在写入存取时将读出放大器SA用于将其所属的数据经过比特导线对之一传输到铁电存储单元MC中。读出放大器SA例如可以通过在DRAM中的一个普通的触发电路实现。可以这样控制传输晶体管T，只在比特导线对BLi，/BLi之一的一个时间点与读出放大器SA相连。因此读出放大器可以或者从左边的比特导线对BL1，/BL1或者从右边的比特导线对BL2，/BL2上存取。此外，在附图1上表示的存储器还有用于控制传输晶体管的控制单元C。该控制单元C的每个输出端经过一个驱动器DRVi与每个比特导线对BLi,/BLi之一的传输晶体管T相连。将驱动器DRVi用正的供电电位VDD和负的电位-V供电，和提供具有同样电平的输出信号。将字导线WLi经过没有表示的字导线解码器和其他的驱动器DRV3进行控制，从中在附图1上只表示了一个。将其他的驱动器DRV3用正的供电电位VDD和地供电。因此使字导线WLi或者位于正的供电电位VDD或者位于地电位。相反在处于被阻塞状态时负电位-V接在传输晶体管T的栅极上，负电位位于这个晶体管的使用电压之下。因为传输晶体管T涉及自导通晶体管，其起始电压是负的。这样选择这个负电位-V，当将这个电位加在其栅极上时传输晶体管T一定阻塞。

为了例如按照附图1电路装置从铁电存储电容器CM中对于读出过程可以产生比特导线参考电压V/BLi，将这个电路装置用附图2的电路装置进行补充。其中例如将各自四个存储单元MC和其参考比特导线/BLi组合成一个电路单元共同产生比特导线参考电压。为了简化原因在附图2上只表示了参考比特导线/Bli，和为了产生比特导线参考电压V/BLi所要求的没有存储电容器的电路单元。然而附图2补充了两个其他的参考比特导线/BL0和/BL3。按照附图2参考比特导线/BL0用于作为主参考比特导线。这个导线如同所有其他的参考比特导线一样有一个寄生的比特导线电容CPi。寄生的比特导线电容的数值例如可以典型的位于150 fF和因此明显地大于铁电存储电容器CM的电容值。主参考比特导线/BL0经p沟道类型的电荷晶体管TL与参考电位VGEN相连。这个电位是由原本已知的电压发生器提供的，和当电压精度为30 mV时位于1.2V至2.8V范围。电压的相对误差因此为2.5％至1％。电荷晶体管TL的栅电极是与控制单元CH(附图2)的电荷信号接头相连的．此外主参考比特导线/BL0经过三个串联的平衡晶体管TAi与三个其他的参考比特导线/BLl,/BL2,/BL3相连．平衡晶体管TA的栅极又一同与控制单元CH(附图2)的共用信号接头相连。为了准确地产生比特导线参考电压，将所有其他的用于作为参考比特导线的铁电存储器的比特导线同样对应于附图2相互连接为四组。其中有选择地例如也可以将BL1,/BL1,BL,/BL2相互连接为相应的参考比特导线一四元组．

下面借助于附图3表示的比特导线参考电压V/BLi的电压一时间一曲线解释附图1和2表示的电路装置的功能或者运行方式．其中从VGEN=2.8v出发．在时间点t=0时在所有参考比特导线上的电压值V例如为0V。电荷晶体管TL和平衡晶体管TA或者因此实现的开关是打开的(CH=1，SH=0)。大约在时间点t=1.5ns时，为了准备从存储电容器CM读出过程，经过比特导线对BL1,/BL1(附图1)将电荷信号CH设置为1。于是将由电荷晶体管TL实现的开关闭合．因此将与参考电压源连接的主参考比特导线/BL0的寄生电容CP0充电到参考电位VREF=2.8V的数值。大约在时间点t=6ns时达到这个数值，其中按照附图3时间曲线是由寄生电容的数值，电荷晶体管TL的导通电阻以及参考比特导线/BL0的电阻决定的．为了使充电过程可以尽可能快地进行，可以将电荷晶体管TL的导通电阻选择得尽可能小或者将晶体管TL用比较小的栅极电压控制．大约在时间点t=7.5ns时，将由电荷晶体管TL实现的开关打开(CH=1)．因此将主参考比特导线/BL0的寄生电容与参考电压源分开．此外将由三个平衡晶体管TA实现的开关闭合；也就是说设置为CH=1和SH=1。于是将存储在主参考比特导线/BL0的寄生电容CP0上的电荷也分布在与其连接的其他参考比特导线/BL1,/BL2,/BL3的三个寄生电容CP1,CP2,CP3上。由于导线电阻不同存储在主参考比特导线的寄生电容CP0中的电荷以不同速度流向其他三个寄生比特导线电容CP1,CP2,CP3。有选择地也可以安排，将单个平衡晶体管TA时间错开地先后接通．然而这将导致减缓电荷平衡．按照附图3，比特导线电位VBLi在时间点t=10ns时由于成功的电荷平衡全部都达到同样数值为准确的2.8V/4=0.7V。当参考电压源的相对精度例如为2％时其中四个电位值的相对精度同样准确地为2％。四个电位值的准确一致是由四个寄生比特导线电容CPi数值的准确一致产生的。然后在时间点t=12ns时又将三个平衡晶体管TA关断或者设置为SH=0。参考比特导线BLi则又相互分开，以便可以可靠地避免后面读出过程不利的相互影响。然后通过控制单元C控制将由传输晶体管T实现的开关闭合和差分读出放大器SA读出存储电容器CM的内容，或者随后又将逻辑信息写入存储单元。如上所述为此测量比特导线BL1和参考比特导线/BL1电位的差值。

Claims (7)

1．集成存储器，特别是铁电存储器，具有存储电容器(MC)，将存储电容器安排在字导线(WLi)和由比特导线(BLi)和具有比特导线参考电压(V/BLi)的参考比特导线(/BLi)组成的比特导线对(BLi,/BLi)的交叉点上：具有选择晶体管(TM)，经过这个选择晶体管将存储电容器与比特导线相连，和将其控制电极与字导线相连：和具有差分写入/读出放大器(SA)，这个放大器经传输晶体管(T)与比特导线对相连用于从存储电容器(MC)中读出数据和在存储电容器(MC)中写入数据，

其特征为，

主参考比特导线(/BL0)经过电荷开关元件(TL)与参考电压(VREF)相连：和至少一个其他的参考比特导线(/BLi)为了在参考比特导线的寄生电容之间电荷平衡经平衡开关元件(TA)与主参考比特导线相连。

2．按照权利要求1的存储器，

其特征为，

参考电压(VREF)是由参考电压源提供的。

3．按照权利要求1或2的存储器，

其特征为，

为了电荷平衡借助于三个平衡开关元件(TA)将主参考比特导线(/BL0)与三个其他的参考比特导线(/BLi)相连。

4．按照上述权利要求之一的存储器，

其特征为，

平衡开关元件(TA)是串联的。

5．按照上述权利要求之一的存储器，

其特征为，

将p沟道晶体管用作为电荷开关元件(TL)。

6．在集成存储器，特别是铁电存储器的参考比特导线(/BLi)上产生参考电压(V/BLi)的方法，该存储器具有存储电容器(CM)，其中借助于差分放大器(SA)将数据从与比特导线对(BLi,/BLi)相连的存储电容器(CM)中读出，此比特导线对是由比特导线(BLi)和相应的具有比特导线参考电压(V/BLi)的参考比特导线(/BLi)组成的，具有以下的处理步骤：将参考电压(VGEN)连接到主参考比特导线(/BL0)上，将参考电压(VGEN)从主参考比特导线(/BL0)上分开，至少将一个其他的参考比特导线(/BL1,/BL2,/BL3)并联在主参考比特导线上，从而将存储在参考比特导线并联寄生电容(CPi)上的电荷进行平衡，和将参考电压(VREF)分成为多个相同大小的比特导线参考电压(V/BLi)。

7．按照权利要求6的方法，

其特征为，

在参考比特导线(/BLi)上电荷平衡之后将这些由平衡开关元件(TA)又相互分开。

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