KR100303874B1 - 메모리셀의데이터내용을평가하기위한회로 - Google Patents

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Abstract

본 발명은 집적 반도체 메모리의 메모리 셀(CZ) 데이터 내용을 평가하기 위한 회로에 관한 것이며, 상기 메모리 셀은 비트 라인(BT,BC) 및 워드 라인(WL)을 따라 배열된다. 본 발명에 따라, 각각 두개의 인접한 비트 라인에 전압 커플링을 목적으로 결합되어 상기 비트 라인들 사이의 용량성 커플링 보상을 보장하는 전압 보상 엘리먼트(SKE)를 구비한 전압 보상 장치(1)가 제공된다.

Description

메모리 셀의 데이터 내용을 평가하기 위한 회로{CIRCUIT APPARATUS FOR EVALUATING THE DATA CONTENT OF MEMORY CELLS}
본 발명은 집적 반도체 메모리의 메모리 셀 데이터 내용을 평가하기 위한 장치에 관한 것이며, 상기 메모리 셀은 비트 라인과 워드 라인을 따라 배열된다.
메모리 셀로부터의 정보를 회복하는 것은 개발 과정 및 DRAM 동작 동안에 중대한 문제점이 된다. 반면에, 셀내의 정보는 매우 작은 캐패시턴스에 의해 표현되며; 한편, 이러한 캐패시턴스는 여러 가지의 영향에 의해 추가적으로 감소될 수 있다. 정확한 정보가 재구성되도록 작은 양의 전하를 증폭하는 것이 필수적이다.
일반적인 타입의 공지된 회로는 도 3을 참조하여 설명되며, 상기 도면은 DRAM 반도체 메모리의 셀 어레이를 상세히 도시한다. 4 비트 라인 쌍(BL0, BL1, BL2, BL3) 각각은 한쪽(half)의 실제 비트 라인(BT0,BT1,BT2,BT3)과 한쪽(half)의 상보 비트 라인(BC0, BC1, BC2, BC3)을 포함하는 것이 도시되었다. 각각의 메모리 셀(CZ0, CZ1, CZ2, CZ3)은 전하가 출입되는 선택 트랜지스터(CT0, CT1, CT2, CT3)에 각기 접속된 셀 캐패시터(CK0, CK1, CK2, CK3)를 포함한다. 이러한 경우에, 각각의 셀 캐패시터는 선택 트랜지스터에 의해 상기 트랜지스터의 드레인 단자 또는 소오스 단자를 통해 한쪽의 해당 비트 라인에 접속되며, 상기 트랜지스터의 게이트 단자를 통해 워드 라인에 접속된다. 각각의 선택 트랜지스터(CT)는 해당 워드 라인(WL0, WL1, ..., WL255)에 의해 스위치 온 또는 스위치 오프된다. 워드 라인은 항상 한쪽의 비트 라인에 대응한다.
각각의 비트 라인 쌍은, 해당 워드 라인(WL)의 활성화에 이어 한쪽의 해당 비트 라인으로 스위치되는 p-채널 센스 증폭기(sense amplifier device)(pSV) 및 n-채널 센스 증폭기(nSV)를 포함하며, 상기 증폭기들은 1 및 제로가 모호하지 않게 구별될 수 있는 방식으로 셀 신호를 증폭시키는 목적을 수행한다. 셀로부터 또는 셀로의 정보는 선택 트랜지스터도 접속된 비트 라인을 통해 전송된다. 이러한 경우, 전원 공급장치에 의해 셀로 인가된 전하가 항상 최대가 되기 때문에 기입 과정에서 어떠한 문제도 존재하지 않는다. 독출 과정에 있어서, 셀은 비트 라인에 접속된다. 결과적으로 단지 이러한 비트 라인 상에서의 전하는 변화한다. 센스 증폭기(nSV 및 pSV)의 활성화는 전하의 변화가 1 또는 제로가 식별될 수 있도록 증폭되도록 한다. 워드 라인이 활성화되면, 이러한 워드 라인의 모든 셀은 관련 비트 라인에 접속된다. 결과적으로, 비트 라인 상의 전압은 셀에서 비트 라인 상으로 흐르는 전하에 의해 영향을 받는다. 비트 라인 전압에 대한 영향은 셀과 비트 라인 사이의 캐패시턴스 비율(약 1 : 5)에 따라 매우 작다. 기생(BL-BL) 캐패시턴스(BK0, BK1, BK2, BK3, BK4, BK5, BK6, BK7)가 모든 비트 라인 사이에 존재한다.
자세하게, 독출 동작은 다음과 같다. 프리챠지 시간 동안, 비트 라인은 정해진 전압, 예를 들어 VDD = 3.6V까지 프리챠지된다. 이후, 워드 라인, 예를 들어 워드 라인(WL0)은 독출 과정 동안 활성화된다. 셀(CZ0, CZ1, CZ2, CZ3) 모두가 제로를 포함한다고 가정하자. 제로에 대한 정상 전압은 예를 들어 1.2V이며, 1에 대한 일반적인 전압은 3.6V이며; 기준 셀(RFZ)의 전압은 약 2.6V이다. 셀(CZ2)이 약한 셀이라고 가정하여, 예를 들어 높은 누설 전류에 기인하여 2.2V의 제로 전압을 가지게 된다고 가정하자(다른 가정이 주어지면, 셀(CZ2)의 캐패시턴스는 예를 들어 평균 셀 캐패시턴스보다 약간 작다. 이같은 가정은 유사한 결과를 생성한다.). 도 4는 정상 제로(1.2V)의 평가 시뮬레이션을 도시하며, 도 5는 셀(CZ2)의 약한 제로(2.2V)의 평가 시뮬레이션을 도시한다. 시간의 함수로서 전압의 프로파일(V)이 각각 도시된다. 곡선(A)은 평가를 시작하는 신호(SETN)의 전압 프로파일을 도시한다. 곡선(B)은 정상 제로(1.2V)가 저장되는 셀에 접속된 비트 라인(BT0, BT1, BT3)의 전압 프로파일을 도시한다. 곡선(C)은 기준 셀(RFZ0, RFZ1, RFZ3)에 접속된 비트 라인(BC0, BC1, BC3)(2.2V)의 전압 프로파일을 도시한다. 도 5에 있어서, 곡선(D)은 약한 제로(2.2V)가 저장된 셀(CZ2)에 접속된 비트 라인(BT2)의 전압 프로파일을 도시한다. 평가동안, 기준 셀(RFZ2)의 전압이 0.4V 크게(2.6V)될지라도 비트 라인(BT2)이 3.6V까지 높이 상승하기 때문에, 셀(CZ2)의 약한 제로가 부정확하게 평가되는 것이 도 5에 따른 시뮬레이션으로부터 명백해진다. 이러한 부정확한 평가에 대한 원인은 기생(BL-BL) 캐패시턴스(BK)에 있다. 도 5에 따라, 평가 동안에 비트 라인(BT3)은 기생(BL-BL) 캐패시턴스(BK5)를 통해 비트 라인(BC2)에 소정 범위까지 의존한다. 결과적으로, 음의 전압은 비트 라인(BC2)상에 커플링되어, BC2의 전압이 BT2의 전압 아래로 강하하도록 하여, 궁극적으로 부정확한 평가를 생성한다.
지금까지의 많은 설계에 있어서, 셀 신호(감지)를 인접한 비트 라인에 부가하는 동안에 용량성 커플링에 의해 생성된 간섭은 허용되었다. 그러나, 이러한 설계는 큰 셀 용량을 요구한다. 다른 설계는 소위 트위스트된 비트 라인을 사용하지만 그것들은 값비싼 칩 영역을 차지한다.
이에 따라, 본 발명은 셀 용량을 증가시키거나, 부가적인 칩 영역을 요구하는 특별하게 배열된 비트 라인을 사용하지 않고, 약한 메모리 셀에 대해서도 안정적인 평가가 가능하게 되는 취지로 일반적인 타입의 회로를 향상시키기 위한 목적에 기초한다.
도 1a는 본 발명의 제 1 실시예에 따른 메모리 셀의 내용을 평가하는 회로를 가지는 동기식 DRAM 반도체 메모리 장치의 셀 어레이를 상세하게 도시한 것이다.
도 1b는 본 발명의 제 2 실시예에 따른 메모리 회로 장치를 가지는 동기식 DRAM 반도체 메모리 장치의 셀 어레이를 상세하게 도시한 것이다.
도 2는 도 1a 및 도 1b에 도시된 본 발명에 따른 회로 장치를 사용하여 약한 제로를 독출하는 동안에 시간에 따른 전압 프로파일을 도시한다.
도 3은 종래의 DRAM 반도체 메모리 장치의 셀 어레이를 상세하게 도시한다.
도 4는 정상 제로의 평가 시뮬레이션을 도시한다.
도 5는 종래의 회로 장치에 의해 약한 제로를 평가하는 시뮬레이션을 도시한다.
*도면의 주요부분에 대한 부호의 설명*
CK0, CK1, CK2, CK3 : 셀 캐패시터 CZ0, CZ1, CZ2, CZ3 : 메모리 셀
CT : 선택 트랜지스터 BT0, BT1, BT2, BT3 : 실제 비트 라인
BC0, BC1, BC2, BC3 : 상보 비트 라인
pSV, nSV : 센스 증폭기 SKE : 전압 보상 엘리먼트
상기 목적은 청구항 1 항에 따른 회로 장치, 즉 비트 라인과 워드 라인을 따라 배열된 집적 반도체 메모리의 메모리 셀의 데이터 내용을 평가하기 위하여 각각 두 개의 인접한 비트 라인(BL)의 전압 커플링을 위해 접속된 전압 보상 엘리먼트(SKE)를 구비한 전압 보상 장치(1)가 제공되는 평가 회로에 의해 달성된다.
본 발명에 따라, 각각 두 개의 인접한 비트 라인에 대한 전압 커플링을 위해 접속된 전압 보상 엘리먼트를 가지는 전압 보상 장치가 구비된다. 본 발명의 원칙에 따라, 전압 보상 엘리먼트는 특히, 두 개의 비트 라인에 할당된 전기적 보상 저항을 가진다. 바람직한 설계에 있어서, 전압 보상 엘리먼트는 이러한 방식으로 설계 및/또는 배열 및/또는 제어되고, 이에 따라 전압 보상 엘리먼트 양단의 보상 전압 강하는 관련 메모리 셀의 데이터 내용으로서 매우 약한 제로 또는 매우 약한 1이 회로 장치에 의해 디지털 제로 또는 1로 평가되는 방식으로 설정된다.
이러한 경우, 바람직하게, 전압 보상 엘리먼트는 제 1 전극 단자(드레인 및소오스)가 인접한 비트 라인에 결합되고, 제 2 전극 단자(드레인 및 소오스)가 전기적 보상 저항에 결합적으로 접속되는 트랜지스터들을 가진다. 전압 보상 엘리먼트의 트랜지스터들이 동시에 센스 증폭기 장치의 일부가 되는 것도 바람직하다. 본 발명의 원칙에 따라, 전압 보상 엘리먼트는 전압 보상이 비트 라인에 대한 모든 가능한 비트 패턴에 대하여 양호한 결과를 형성하도록 설정된다.
본 발명의 유용한 개선점은 종속항에서 나타난다.
본 발명의 상기 기술들은 도면을 참조한 아래와 같은 상세한 설명을 고려하여 쉽게 이해될 수 있다.
도 1a 및 도 1b에서 도시된 본 발명에 따른 회로 장치에 대한 실시예에 있어서, 동일한 부호는 도 3 과 일치하여 설명된 회로에서와 같이 동일한 부품을 나타내며, 따라서 반복된 설명은 피하도록 한다. 도 3에 따른 장치에 반하여, 본 발명의 본질에 있어서, 도 1a 및 도 1b에 따른 회로 장치는 전압 보상 엘리먼트(SKE0, SKE1, SKE2, SKE3)를 가지며, 상기 보상 엘리먼트는 도시된 것과 같은 두 개의 인접한 비트 라인 각각에 전압 커플링을 목적으로 접속된다. 상세하게, - 일례의 비트 라인(BL1)을 사용하여; 동일물이 각각의 추가 비트 라인에 유사하게 적용되며- 전압 보상 엘리먼트(SKE1)는 두 개의 연속되고 인접한 비트 라인(BL0,BL1)에 할당된 전기적 보상 저항(KW1) 및 트랜지스터(KC0,KT1)를 구비하며, 이들의 제 1 전극 단자(KC0의 드레인과 KT1의 소오스)는 인접한 비트 라인에 결합되고, 이들의 제 2 전극 단자(KT1의 드레인 KC0의 소오스)는 전기적 보상 저항(KW1)에 결합적으로 접속된다. 특히, 비트 라인(BL1)에 할당된 n-채널 강화 모드 MOSFET트랜지스터(KT1)가 제공되며, 이것의 소오스 단자(So)는 관련된 한쪽의 실제 비트 라인(BT1)에 접속되며, 이것의 드레인 단자(Dr)는 저항(KW1)에 접속되며, 이것의 게이트 단자(Ga)는 한쪽의 상보적인 상보 비트 라인(BC1)에 접속된다. n-채널 강화 모드 MOSFET 트랜지스터 모두(KT,KC)는 각각 약 0.6V의 문턱전압을 가진다.
본 발명에 따른 도 1에 도시된 것 바와 같은 회로 장치의 동작 방법은 도 2와 동일하게 약한 제로의 평가를 개략적으로 설명하는 데에서 나타난다. 곡선 (A)은 신호 (SETN)의 전압 프로파일을 나타내며, 곡선(B)은 비트 라인(BT1, BT3)에서 측정된 전압 프로파일을 나타내고, 곡선(C)은 비트 라인(BC2)상에서 측정된 전압 프로파일을 나타내고, 곡선(D)은 약한 제로(2.2V)가 저장된 메모리 셀(CZ2)에 접속된 비트 라인(BT2)의 전압 프로파일을 나타낸다. 도 2에서 명백하여진 것과 같이, 메모리 셀(CZ2)의 약한 제로(2.2V 셀 전압)가 정확하게 평가되며, 즉 비트 라인(BT2) 은 0V가 된다. 평가 동안에 비트 라인(BT3)은 기생 BL-BL 캐패시턴스(BK5)를 통해 비트 라인(BC2)에 의존한다. 본 발명에 따른 회로 장치에 있어서, 전류는 비트 라인(BT3)으로부터 트랜지스터(KT3), 그에 따라 저항(KW3)을 통해 흐르며, 저항 양단에 전압 강하를 야기한다. 상기 전압 강하는 트랜지스터(KC2)의 게이트-소오스 전압을 감소시키고, 트랜지스터(KT2)의 게이트-소오스 전압을 감소시키는 BT3에서 BC2사이에 결합된 음의 전압을 보상한다. 따라서 저항(KW3) 및 그에 따라 저항(KW2, KW1 등)은 평가 동안 전류 흐름이 기생 BL-BL 캐패시턴스(BK5)를 통해 커플링된 전압을 과도 보상하지 않고 보상하는 저항 양단의 전압 강하를 발생시키도록 치수 설정되어야 한다. 약한 1(2.6V의 기준 셀 전압이 주어진 경우에 2.7V 셀 전압)이 제로로서 평가되었다면, 과도 보상이 존재한다.
상기 설명된 전압 보상은 비트 라인 상의 모든 가능한 비트 패턴에 대하여 양호한 결과를 생성한다.
표 1
(도 1에 따라) 비트 라인(BT2)에 대해 가능한 비트 패턴
이러한 경우, 표 1에서 사용된 것과 같은 0,, ½, 1,은 다음을 나타낸다.
0은 제로를 포함하는 셀이 적절한 한쪽의 비트 라인에 접속된 것을 의미하며,
은 약한 제로를 포함하는 셀이 적절한 한쪽의 비트 라인(BT2)에 접속된 것을 의미하며,
½은 기준 셀이 적절한 비트 라인에 접속된 것을 의미하며,
1은 1을 포함하는 셀이 적절한 한쪽의 비트 라인에 접속된 것을 의미하며,
은 약한 1을 포함하는 셀이 적절한 한쪽의 비트 라인(BT2)에 접속된 것을 의미한다.
표 1에 따른 비트 패턴 1.은 도 1에 따른 회로에 의해 용량성 BL-BL 간섭이 보상하는 위에서 광범위하게 고찰된 경우에 해당한다. 비트 패턴 2.의 경우, 비트 라인(2)상의 용량성 BL-BL 간섭은, BT3로부터의 BC2상의 간섭이 BC1으로부터 BT2상의 간섭과 동일하기 때문에(BT3 및 BC1은 제로가 된다) 중화된다. 비트 패턴 3.의 경우, 비트 라인(2)상의 용량성 BL-BL 간섭은 유사하게 중화되거나, 또는 대략적으로 제로가 된다(BT3 및 BC1은 1로 유지된다). 비트 패턴 4.은 비트 패턴 1.과 유사하게 동작한다. BT2 상의 BC1(BC1은 제로가 되어BT2상의 약한 제로를 돕는다)의 상기은 보상된다. 유사한 상관이 비트 패턴 5. 내지 패턴 8.에 적용된다.
따라서, 도 1a 또는 도 1b에 따른 회로 장치는 평가 동안에, 도 1a 또는 도 1b에 따라 배열된 저항 양단의 전압 강하에 의해 인접한 비트 라인 사이의 용량성 커플링을 보상한다.
매우 약한 제로(2.5V 또는 미만의 셀 전압)도 본 발명에 의해 정확하게 평가된다. 약한 1에도 동일하게 적용된다. 셀 전압 이득은 약 0.4V 이다. 강한 제로(I.2V)와 기준 셀 전압(2.6V) 사이의 전압 차는 1.4V이다. 이것중 단지 0.9V만이 도 3에 따른 장치에 (도 3에 따른 회로의 경우 2.2V의 셀 전압에서 제로는 이미 작동하지 않는다)유용하다. 반면에, 도 1에 도시된 본 발명에 따른 회로는 유용 전압 범위가 1.3V까지 증가되도록 하며; 제로는 2.5V에서도 정확하게 평가된다. 유용 데이터 범위는 약 44%정도 증가하며, 이러한 값은 기생 BL-BL 캐패시턴스의크기 및 기생 비트 라인 캐패시턴스의 크기에 의존한다. 비트 라인 캐패시턴스에 대한 기생 BL-BL 캐패시턴스의 비율이 증가할수록, 전압 보상에 의해 얻어질 수 있는 평가가 크게 향상된다.
도 1a에 도시된 실시예에 있어서, 각각의 비트 라인은 기준 셀(RFZ)에 할당되어, 예를 들어 256개의 워드 라인(WL0 내지 WL255)의 그룹에 대하여 각각 정확하게 된다. 이러한 기준 셀은 원래 공지된 방식으로 센스 증폭기에 의한 독출 동안에 평균 기준 전압을 설정하도록 동작한다. 적합하다면 비트 라인이 어레이 전압의 절반(VDD/2)까지 프리챠지되고 그에 따라 어떠한 기준 셀도 요구되지 않은 설계로 약간 수정되는 장치에서도 본 발명에 따른 전압 보상 회로가 역시 사용될 수 있다. 이같은 설계는 도 1b에서 도시되었다. 이러한 경우, p-타입 센스 증폭기는 평가에참여하고 평가 동안에는 비트 라인 중 하나를 예를 들어 VDD/2에서 VDD가 되게 한다. 이러한 경우의 저항(KV0, KV1, KV2, KV3)은 저항(KW1,...)과 유사한 방식으로 기생 BL-BL 캐패시턴스를 통해 결합된 전압 보상을 보장한다.
추가의 장점으로써, 셀 캐패시턴스는 본 발명에 따른 전압 보상 장치의 응용으로 감소될 수 있으며, 대안적으로, 무변화 셀 캐패시턴스가 제공되어 향상된 유지 시간이 얻어질 수 있다.
본 발명에 따라, 각각 두개의 인접한 비트 라인에 전압 커플링을 목적으로 결합되어 상기 비트 라인들 사이의 용량성 커플링 보상을 보장하는 전압 보상 엘리먼트를 구비한 전압 보상 장치를 제공하므로써, 약한 메모리 셀에 대해서도 안정적인 평가가 수행될 수 있다.

Claims (9)

  1. 비트 라인과 워드 라인을 따라 배열된 집적 반도체 메모리의 메모리 셀의 데이터 내용을 평가하기 위한 회로에 있어서,
    상기 회로는 각각 두개의 인접한 비트 라인(BL)의 전압 커플링을 위해 접속된 전압 보상 엘리먼트(SKE)를 구비한 전압 보상 장치(1)가 제공되는 것을 특징으로 하는 회로.
  2. 제 1 항에 있어서, 상기 전압 보상 엘리먼트(SKE)는 두개의 비트 라인에 할당된 전기적 보상 저항(KW,KV)을 구비하는 것을 특징으로 하는 회로.
  3. 제 1 항 또는 제 2 항에 있어서, 적절한 메모리 셀의 데이터 내용으로 매우 약한 제로 또는 매우 약한 1이 상기 회로에 의해 디지털 제로 또는 1로서 평가되도록, 상기 전압 보상 엘리먼트(SKE)가 설계, 배열 또는 제어되고, 상기 전압 보상 엘리먼트의 양단의 보상 전압이 설정되는 것을 특징으로 하는 회로.
  4. 제 1 항에 있어서, 상기 보상 엘리먼트는 제 1 전극 단자(드레인 및 소오스)가 인접한 비트 라인에 결합되고 제 2 전극 단자(소오스 및 드레인)가 상기 전기적 보상 저항에 접속된 트랜지스터(KT,KC)를 포함하는 것을 특징으로 하는 회로.
  5. 제 1 항에 있어서, 각각의 비트 라인은 센스 증폭기에 접속된 상보적인 비트 라인 쌍으로 이루어진 것을 특징으로 하는 회로.
  6. 제 5 항에 있어서, 상기 전압 보상 엘리먼트는 상기 비트 라인쌍 중 한쪽의 비트 라인에 선택적으로 접속되는 것을 특징으로 하는 회로.
  7. 제 5 항 또는 제 6 항에 있어서, 상기 전압 보상 엘리먼트의 상기 트랜지스터(KT,KC)는 동시에 상기 센스 증폭기(pSV,nSV)의 일부가 되는 것을 특징으로 하는 회로.
  8. 제 1 항에 있어서, 각각의 메모리 셀(CZ)은 셀 캐패시터(CK) 및 상기 셀 캐패시터에 할당된 선택 트랜지스터(CT)를 포함하며, 상기 트랜지스터의 전극 단자(드레인 및 소오스)는 각각 한쪽의 비트 라인에 접속되며, 상기 트랜지스터의 제어 전극은 워드 라인에 접속되는 것을 특징으로 하는 회로.
  9. 제 1 항에 있어서, 상기 센스 증폭기는 p-채널 센스 증폭기와 n-채널 센스 증폭기를 포함하는 것을 특징으로 하는 회로.
KR1019980032824A 1997-08-13 1998-08-13 메모리셀의데이터내용을평가하기위한회로 KR100303874B1 (ko)

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DE19735137.9 1997-08-13
DE19735137A DE19735137C1 (de) 1997-08-13 1997-08-13 Schaltungsvorrichtung für die Bewertung des Dateninhalts von Speicherzellen

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