KR100365564B1

KR100365564B1 - 반도체 장치

Info

Publication number: KR100365564B1
Application number: KR1019990025955A
Authority: KR
Inventors: 허태형
Original assignee: 주식회사 하이닉스반도체
Priority date: 1999-06-30
Filing date: 1999-06-30
Publication date: 2002-12-26
Also published as: KR20010005157A

Abstract

본 발명은 메모리 셀에 저장되어 있는 데이터를 증폭하기 위한 반도체 장치에 관한 것으로, 특히 비트바라인을 사용하지 않고, 비트라인 캐패시터와 같은 용량의 캐패시터를 센스앰프에 연결하여 커플링 캐패시터가 발생하지 않고, 셀 마진을 충분히 확보할 수 있고, 리프레쉬 특성이 향상되는 반도체 장치에 관한 것이다.

Description

반도체 장치{Semiconductor Device}

본 발명은 메모리 셀에 저장되어 있는 데이터를 증폭하기 위한 반도체 장치에 관한 것으로, 특히 비트바라인을 사용하지 않고, 비트라인 캐패시터와 같은 용량의 캐패시터를 센스앰프에 연결하여 커플링 캐패시터가 발생하지 않게 하고, 셀 마진을 충분히 확보할 수 있고, 리프레쉬 특성이 향상되는 반도체 장치에 관한 것이다.

일반적으로 센스앰프는 메모리 셀에 저장되어 있는 데이터를 읽는 동작에서 그 데이터의 레벨을 증폭하는데, 여기서, 상기 센스앰프는 기준이 되는 기준전압과 셀에 저장되어 있는 데이터의 전압을 비교하여 셀에 저장되어 있는 데이터가 기준전압에 대해 하이레벨 또는 로우레벨인지를 판단하여 증폭하게 된다. 이때, 그 기준이 되는 기준전압은 비트바라인의 전압에 의해 설정된다.

도 1은 종래 센스앰프의 구조를 보인 회로도로써, 이에 도시된 바와 같이, 비트라인(BL)과 비트바라인(/BL) 사이에 직렬 연결되어, 비트라인 프리챠지 제어신호(BLP)가 게이트에 인가되어 제어되고, 소오스와 드레인을 공통 연결된 노드에 비트라인 프리챠지 전압(VBLP)이 인가되는 제1, 제2 엔모스 트랜지스터(NM1,NM2)와, 비트라인(BL)과 비트바라인(/BL)에 드레인과 소오스가 각각 연결되고, 게이트에 비트라인 프리챠지 제어신호(BLP)가 인가되어 제어되어 비트라인(BL)과 비트바라인(/BL)의 전압을 균등화(equalization)시키는 제3 엔모스 트랜지스터(NM3)와, 비트라인(BL)에 실린 데이터를 비트바라인(/BL)의 기준전압과 비교하여 그 비교결과를 증폭하여 출력하는 래치형 센스앰프(1)를 포함하여 구성된다. 여기서 상기 래치형 센스앰프(1)는 전원전압(VCC)과 접지전압(VSS) 사이에 병렬 연결된 제1, 제2 인버터(INV1,INV2)로 구성되는데, 상기 제1, 제2인버터(INV1,INV2)는 직렬 연결된 제1, 제2 피모스 트랜지스터(PM1,PM2) 및 제4, 제5 엔모스 트랜지스터(NM4,NM5)로 각각 구성되며, 제1 피모스 트랜지스터(PM1)와 제4 엔모스 트랜지스터(NM4)의 게이트가 공통 연결되어 공통 연결된 제2 피모스 트랜지스터(PM2)와 제5 엔모스 트랜지스터(NM5)의 드레인에 연결되어 입출력단자를 형성하고, 그 입출력단자는 비트바라인(/BL)에 연결되고, 제2 피모스 트랜지스터(PM2)와 제5 엔모스 트랜지스터(NM5)의 게이트가 공통 연결되어 공통 연결된 제1 피모스 트랜지스터(PM1)와 제4 엔모스 트랜지스터(NM4)의 드레인에 연결되어 입출력단자를 형성하고, 그 입출력단자는 비트라인(BL)에 연결된다.

이와 같이 구성된 종래 센스앰프의 동작을 상세히 설명하면 다음과 같다.

먼저, 제1, 제2 엔모스 트랜지스터(NM1,NM2)가 비트라인 프리챠지 제어신호(BLP)에 의해 비트라인(BL)과 비트바라인(/BL)을 비트라인 프리챠지 전압(VBLP)으로 프리챠지한다. 여기서, 상기 비트라인 프리챠지 전압(VBLP)은 일반적으로 전원전압(VCC)의 절반의 값으로 설정된다.

이때, 제3 엔모스 트랜지스터(NM3)는 비트라인 프리챠지 제어신호(BLP)에 의해 비트라인(BL)과 비트바라인(/BL)의 레벨이 동일하게 유지되도록 균등화시킨다.

이어서, 셀에 저장된 데이터가 비트라인(BL)에 실리면, 비트라인(BL)의 레벨은 그 데이터의 레벨에 의해 높아지거나 낮아지게 된다.

예를 들어, 셀에 저장된 데이터가 하이레벨이라고 가정하면, 비트라인(BL)의 레벨은 높아지게 된다. 이때, 비트바라인(/BL)의 레벨은 비트라인 프리챠지 제어신호(BLP)에 의해 제1~제3 엔모스 트랜지스터(NM1~NM3)가 턴 오프 되어 있으므로, 변하지 않고 이전에 프리챠지된 레벨, 즉, 기준전압 레벨을 유지하게 된다.

여기서, 비트바라인(/BL)을 사용하는 목적은 비트라인(BL)과 같은 용량의 캐패시터 값에 의해 발생하는 전압(일반적으로 전원전압(VCC)의 절반의 전압)을 기준전압으로 사용하기 위한 것이다. 따라서, 외부에서 노이즈가 발생하여 데이터와 함께 비트라인(BL)에 실리게 되면, 비트라인(BL)과 비트바라인(/BL)의 레벨이 그 노이즈에 의해 동일하게 움직이므로 센스앰프(1)에 의해 센싱되어 증폭되는 과정에서는 노이즈가 전혀 문제가 되지 않는다.

이어서, 비트라인(BL)에 실린 데이터에 의해 높아진 레벨은 센스앰프(1)에 의해 전원전압(VCC)까지 증폭되어 출력된다.

반대로, 셀에 저장되어 있는 데이터의 레벨이 로우레벨일 경우에는 비트라인(BL)의 레벨은 낮아지게 된다. 이때, 비트바라인(/BL)의 레벨은 기준전압 레벨로 고정되어 있으므로 그 차이를 센싱하여 증폭한 후 출력하게 된다.

그러나, 기준전압으로 사용되는 비트바라인(/BL)은 폴리 실리콘으로 형성하게 되는데, 그 비트바라인(/BL) 주위로 2개의 비트라인(BL)이 지나가고 있기 때문에, 항상 커플링 캐패시터가 발생하게 된다. 특히 2개의 비트라인(BL)에 동시에 하이레벨의 데이터가 실리게 되면, 커플링 캐패시터에 의해 비트바라인(/BL)의 레벨이 높아지게되어 기준전압으로써의 역할을 제대로 하지 못하게되는 문제점이 발생하였다.

따라서, 본 발명의 목적은 비트바라인(/BL)에서 발생하는 커플링 캐패시터가발생하지 않게 하여 오동작을 방지할 수 있는 반도체 장치를 제공하는데 있다.

도 1은 종래 반도체 장치를 보인 회로도.

도 2는 본 발명 반도체 장치를 보인 회로도.

도 3은 도 2의 회로도에서, 캐패시터의 단면도를 보인 도면.

<도면의주요부분에대한부호설명>

10 : 센스앰프

INV11,INV12 : 제1, 제2 인버터

PM11,PM12 : 제1, 제2 피모스 트랜지스터

NM11~NM15 : 제1~제5 엔모스 트랜지스터

BL : 비트라인

REFL : 기준전압라인

P3C : 저장전극 콘택 플러그

P2 : 비트라인

상기 목적을 달성하기 위한 본 발명 반도체 장치는,

비트라인(BL)과 셀 위에는 형성되지 않는 기준전압라인(REFL) 사이에 직렬 연결되어, 비트라인 프리챠지 제어신호(BLP)가 게이트에 인가되어 제어되고, 공통 연결된 소오스와 드레인에 비트라인 프리챠지 전압(VBLP)이 인가되는 제1, 제2 엔모스 트랜지스터(NM11,NM12)와,

비트라인(BL)과 기준전압라인(REFL)에 드레인과 소오스가 각각 연결되고, 게이트에 비트라인 프리챠지 제어신호(BLP)가 인가되어 제어되어 비트라인(BL)과 기준전압라인(REFL)의 전압을 균등화시키는 제3 엔모스 트랜지스터(NM13)와,

비트라인에 실린 데이터를 기준전압라인의 기준전압을 이용하여 증폭하는 센스앰프(10)와, 그 센스앰프(10)의 기준전압라인에 연결된 단자에 한 단자가 연결되고, 다른 한 단자는 접지전압에 연결된 캐패시터를 포함하여 구성된 것을 특징으로 한다.

상술한 목적과 본 발명의 특징 및 효과는 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해질 것이다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.

도 2는 본 발명 반도체 장치의 구조를 보인 회로도로써, 이에 도시된 바와 같이, 비트라인(BL)과 기준전압라인(REFL) 사이에 직렬 연결되어, 비트라인 프리챠지 제어신호(BLP)가 게이트에 인가되어 제어되고, 공통 연결된 소오스와 드레인에 비트라인 프리챠지 전압(VBLP)이 인가되는 제1, 제2 엔모스 트랜지스터(NM11,NM12)와, 비트라인(BL)과 기준전압라인(REFL)에 드레인과 소오스가 각각 연결되고, 게이트에 비트라인 프리챠지 제어신호(BLP)가 인가되어 제어되어 비트라인(BL)과 기준전압라인(REFL)의 전압을 균등화시키는 제3 엔모스 트랜지스터(NM13)와, 래치형 센스앰프(10)를 포함하여 구성된다. 여기서, 상기 기준전압라인(REFL)은 메모리 셀 위에는 형성되지 않는다.

상기 래치형 센스앰프(10)는 전원전압(VCC)과 접지전압(VSS) 사이에 병렬 연결된 제1, 제2 인버터(INV11,INV12)와, 한 단자가 상기 제2 인버터(INV12)의 입출력단자에 연결되고, 다른 한 단자는 접지전압(VSS)에 연결된 캐패시터(C11)를 포함하여 구성되는데, 상기 제1, 제2 인버터(INV11,INV12)는 직렬 연결된 제1, 제2 피모스 트랜지스터(PM11,PM12) 및 제4, 제5 엔모스 트랜지스터(NM14,NM15)로 각각 구성되며, 제1 피모스 트랜지스터(PM11)와 제4 엔모스 트랜지스터(NM14)의 게이트가 공통 연결되어 공통 연결된 제2 피모스 트랜지스터(PM12)와 제5 엔모스 트랜지스터(NM15)의 드레인에 연결되어 입출력단자를 형성하고, 그 입출력단자는 기준전압라인(REFL)에 연결되고, 제2 피모스 트랜지스터(PM12)와 제5 엔모스 트랜지스터(NM15)의 게이트가 공통 연결되어 공통 연결된 제1 피모스 트랜지스터(PM11)와 제4 엔모스 트랜지스터(NM14)의 드레인에 연결되어 입출력단자를 형성하고, 그 입출력단자는 비트라인(BL)에 연결된다.

여기서, 상기 캐패시터(C11)는 비트라인(BL)의 캐패시터와 같은 용량의 캐패시터로 구성되는데, 이때, 일반적으로 비트라인(BL)의 캐패시터의 용량은 200 pF 이하이므로 상기 캐패시터(C11)를 형성하기 위해 아주 작은 레이아웃 면적의 증가만이 필요하게 된다.

또한, 상기 캐패시터(C11)는 도 3에 도시된 바와 같이, 저장전극을 이용하여 만든 캐패시터를 사용하는데, 여기서는 셀 내부의 캐패시터와는 다르게 저장전극콘택를 비트라인에 연결하여 비트라인 프리챠지 전압(VBLP)이 인가되도록 설계한다.

한편, 상기 캐패시터(C11)는 게이트 절연막을 이용하기 위해 웰과 워드라인을 사용하여 만든 캐패시터와, 워드라인과 비트라인을 이용하여 만든 BPSG 캐패시터 등 다양한 형태의 캐패시터로 설계할 수 있다.

이와 같이 구성된 본 발명 반도체 장치의 동작을 상세히 설명하면 다음과 같다.

먼저, 제1, 제2 엔모스 트랜지스터(NM11,NM12)가 비트라인 프리챠지 제어신호(BLP)에 의해 비트라인(BL)과 기준전압라인(REFL)을 비트라인 프리챠지 전압(VBLP)으로 프리챠지한다. 여기서, 상기 비트라인 프리챠지 전압(VBLP)은 일반적으로 전원전압(VCC)의 절반의 값으로 설정된다.

이때, 제3 엔모스 트랜지스터(NM13)는 비트라인 프리챠지 제어신호(BLP)에 의해 비트라인(BL)과 기준전압라인(REFL)의 레벨이 동일하게 유지되도록 균등화시킨다.

예를 들어, 셀에 저장된 데이터가 하이레벨이라고 가정하면, 비트라인(BL)의 레벨은 높아지게 된다. 이때, 기준전압라인(REFL)의 레벨은 비트라인 프리챠지 제어신호(BLP)에 의해 제1~제3 엔모스 트랜지스터(NM11~NM13)가 턴 오프 되어 있고, 센스앰프(10)의 제2 인버터(INV12)의 입출력단자에 연결된 캐패시터(C11)에 의해 변하지 않고 이전에 프리챠지된 레벨을 유지하게 된다.

비트라인(BL)에 실린 데이터에 의해 높아진 레벨은 센스앰프(10)에 의해 전원전압(VCC)까지 증폭되어 출력된다.

이와 같이 본 발명 센스앰프 구조에서는 셀 위에 형성되는 비트바라인(/BL)을 사용하지 않고, 센스앰프에 비트라인의 캐패시터와 동일한 용량의 캐패시터를 연결하여 셀에 저장되어 있는 데이터를 읽기 전에 비트라인(BL)과 기준전압라인(REFL)을 프리챠지하고 균등화하는 과정에 의해 상기 캐패시터는 비트라인 프리챠지 전압(VBLP)이 인가된다.

따라서, 셀 위에 형성된 비트바라인(/BL)과 비트라인(BL)의 커플링 캐패시터에 의해 발생하는 비트바라인(/BL)에서의 전압 상승이 발생하지 않게 할 수 있다.

이와 같이 본 발명 캐패시터를 사용한 센스앰프 구조는 셀 위에 형성되는 비트바라인이 사용하지 않고, 센스앰프에 한쪽단자에 비트라인의 캐패시터의 용량과 동일한 크기의 캐패시터를 연결하여, 센스앰프가 셀엘 저장된 데이터를 센싱하기 위해 필요한 기준전압을 지속적으로 공급할 수 있는 효과가 있다.

Claims

비트라인과 기준전압라인 사이에 연결되고, 비트라인 프리챠지 제어신호에 의해 제어되어 비트라인 및 기준전압라인을 프리차지 전압(VBLP)으로 프리챠지하는 프리챠지 수단과,

비트라인과 기준전압라인 사이에 연결되고, 비트라인 프리챠지 제어신호에 의해 제어되어 비트라및 기준전압라인의 레벨을 균등화 시키는 균등화 수단과,

비트라인에 실린 데이터를 기준전압라인의 기준전압을 이용하여 증폭하는 센스앰프와,

그 센스앰프의 기준전압라인에 연결된 단자에 한 단자가 연결되고, 다른 한 단자는 접지전압에 연결된 캐패시터를 포함하여 구성된 것을 특징으로 하는 반도체 장치.
제 1 항에 있어서, 상기 캐패시터는 비트라인의 캐패시터의 용량과 동일한 용량을 갖는 것을 특징으로 하는 반도체 장치.
제 1 항에 있어서, 상기 캐패시터는 웰과 워드라인을 사용하여 설계한 게이트 절연막 캐패시터인 것을 특징으로 하는 반도체 장치.
제 3 항에 있어서, 상기 캐패시터의 한 단자를 형성하는 워드라인에 비트라인 프리챠지 전압이 인가되는 것을 특징으로 하는 반도체 장치.
제 1 항에 있어서, 상기 캐패시터는 워드라인과 비트라인을 사용하여 설계한 BPSG 캐패시터인 것을 특징으로 하는 반도체 장치.
제 5 항에 있어서, 상기 캐패시터의 한 단자를 형성하는 비트라인에 비트라인 프리챠지 전압이 인가되는 것을 특징으로 하는 반도체 장치.
제 1 항에 있아서, 상기 기준전압라인은 셀 위에는 형성되지 않는 것을 특징으로 하는 반도체 장치.