CN1214394C - 存储单元数据内容计值的电路装置 - Google Patents
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Abstract
本发明涉及一个集成半导体存储器存储单元(CZ)数据内容计值的电路装置，其存储单元沿位线(BT，BC)和字线(WL)排列。按照本发明配置了具有电压补偿元件(SKE)的一个电压补偿装置(1)，这些电压补偿元件是为了电压耦合而分别连接在相邻的两个位线之间，并且可以补偿位线之间的电容耦合。
Description
本发明涉及一个集成半导体存储器存储单元数据内容计值的电路装置，其存储单元沿位线和字线排列。
在DRAM的开发和运行中的一个主要问题在于由存储单元回收信息。一方面这些信息在一个单元中是通过非常小的电容表示的，另一方面此电容往往还会通过各种影响而减小。这些小的电荷量应有效地加以放大以回收到正确的信息。
在图3中阐述了业已公开的一个这种类型的电路装置，图中示出了一个DRAM半导体存储单元阵列的局部。所示出的是分别由真实的位线半部BT0，BT1，BT2和BT3构成的4个位线对BL0，BL1，BL2，BL3以及补码位线半部BC0，BC1，BC2，BC3。每一个存储单元CZ0，CZ1，CZ2，CZ3均具有一个单元电容CK0，CK1，CK2，CK3，它们分别与一个选择晶体管CT0，CT1，CT2，CT3连接。电荷通过这些选择晶体管进入或导出。这里，每一个单元电容借助于一个选择晶体管通过其漏接线端或源接线端连接在相应的位线半部上，并且通过其栅接线端连接在一个字线上。每一个选择晶体管CT通过一个相应的字线WL0，WL1，…WL255接通或切断，其中，一个字线总是相当于一个位线半部。
属于一个位线对的各有一个P-沟道读出放大器pSV和一个n-沟道读出放大器nSV，它们用于这样放大在相应的字线WL激活后被接通到相应的位线半部的单元信号，即可以单值的区别1(EINS)和0(NULL)。来自或进入单元的信息流经位线，在此位线上还连接着选择晶体管，在写入时不存在什么问题，因为这里电荷通过电源总是最大限度地提供给单元。在读出时此单元接通在位线上。这样正好在此位线上将改变电荷的比例关系。现在通过读出放大器pSV和nSV的激活将这样放大电荷变化，即可以识别1或0。随着字线的激活此字线的所有单元将接通在所属的位线上。这样，位线上的电压将受到由单元流向位线的电荷的影响。对位线电压的影响按照单元对位线的电容比(约为1∶5)是很小的。在所有的位线之间均有寄生BL-BL-电容BK0，BK1，BK2，BK3，BK4，BK5，BK6，BK7。
读出过程的细节如下所述，在预充电时，这些位线均预充电至特定的电压，例如预充电至VDD＝3.6V。然后在读出时有一个字线被激活接通，例如字线WL0。假定在单元CZ0，CZ1，CZ2和CZ3中各为0，0的标准电压例如为1.2V。1的标准电压为3.6V，参考单元RFZ的标准电压约为2.6V。现在作如下假定，即单元CZ2是一个弱单元，例如是由于漏电流过大而引起的，并且因此而具有2.2V的0电压(在另一个假定中，例如单元CZ2的电容略小于单元电容的平均值，这样一个假定有可能导至相似的结果)。图4示出了一个标准0(1.2V)计值的模拟。而图5示出了单元CZ2弱0(2.2V)计值(读出)的模拟。所示出的分别为以V为单位的电压随时间变化的曲线(任意单位)，曲线A示出开始计值时信号SETN的电压变化。曲线B示出位线BT0，BT1，BT3的电压变化，这些位线与一个单元连接，在此单元中已存储着标准0(1.2V)，曲线C示出位线BC0，BC1，BC3的电压变化，这些位线与参考单元RFZ0，RFZ1，RFZ3(2.6V)连接。在图5中曲线D表示与单元CZ2连接的位线BT2的电压变化，在此单元中存储着弱0(2.2V)。由图5的模拟中可以看出单元CZ2的弱0的计值是错误的，因为位线BT2在计值为3.6V时呈增长趋势，尽管参考单元RFZ2的电压约大0.4V(2.6V)，此错误的计值来源于寄生BL-BL-电容BK。根据图5，位线BT3在一定程度上在计值期间越过寄生BL-BL-电容BK5而延伸至位线BC2，这样，在位线BC2上耦合了一个负电压，通过此电压使BC2上的电压降至BT2的电压以下，这样，最后导至错误的计值。
在到目前为止的许多设计中，允许在单元信号(读出)计值时在相邻位线上由于电容耦合而产生的干扰。但是这些设计要求一个较大的单元电容。其它的设计采用了所谓弯曲的位线，但这种弯曲位线需要昂贵的芯片面积。
因此，本发明的任务在于改进这种类型的电路装置，以便对较弱的存储单元也能进行可靠的计值，而不必加大单元电容或者不必采用需要附加芯片面积的特别配置的位线。
按照本发明对开始所述类型的电路装置，该任务是如下解决的，即配置了一个具有若干电压补偿元件的电压补偿装置，这些电压补偿元件是为了各相邻两个位线的电压耦合而接入的。根据本发明原理，电压补偿元件特别是具有一个对应于这两个位线的电气补偿电阻。在一个优化的实施方案中此电压补偿元件是这样构成的或排列的和/或这样控制的，并且从而使加在电压补偿元件上的补偿电压是这样调整的，即一个非常弱的0以及一个非常弱的1作为此电路装置相应存储单元的数据内容，还可以作为数字0以及数字1而计值。
这里，这些电压补偿元件最好有晶体管，其电极接线端(漏或源)与相邻位线耦合，并且其另外的电极接线端(漏或源)共同与电气补偿电阻连接，最好是电压补偿元件的晶体管能够同时又是读出放大器装置的组成部分。按照本发明原理，此电压补偿元件是这样调整的，即给位线上的所有可能的位样品(Bitmuster)的电压补偿均提供良好的结果。
本发明的优先的一些进一步发展在从属权利要求中给出。
下面借助于在附图中所示实施例对本发明进一步加以阐述。以下示意图分别表示：
图1A：具有按照本发明第一个实施例所示用于存储单元数据内容计值的电路装置的一个同步DRAM半导体存储器装置的一个存储单元阵列的局部。
图1B：具有按照本发明第二个实施例所示的电路装置的一个同步DRAM半导体存储器装置的一个存储单元阵列的局部。
图2：采用图1A或图1B所示本发明的电路装置读出弱0时电压随时间变化的曲线。
图3：一个至目前为止的DRAM半导体存储器装置的一个单元阵列的示意图局部。
图4：一个标准0计值的模拟，以及
图5：采用至目前为止的电路装置进行一个弱0计值的模拟。
在图1A和1B所示本发明电路装置的实施例中，相同的参考数字表示如本文开始图3所述电路的同样元件，因此不再赘述。与图3所示电路装置的不同之处和按照本发明的实质在于，图1A和1B所示电路装置具有一个带有电压补偿元件SKE0，SKE1，SKE2，SKE3的补偿装置1，这里电压补偿元件如图所示是为了各个相邻两个位线的电压耦合而接入的。详细情况是，以位线BL1为例，其它位线与此相仿，此电压补偿元件SKE1具有一个对应于上下排列的相邻两个位线BL1和BL0的电气补偿电阻KW1，以及晶体管KC0和KT1，其一个电极接线端(KC0的漏以及KT1的源)与相邻位线耦合。并且其另外的电极接线端(KT1的漏以及KC0的源)共同与电气补偿电阻KW1相连。特别是配置了一个对应于位线BL1的n-沟道增强型MOSFET晶体管KT1，其源接线端SO与所属的True-位线半部BT1相连，其漏接线端Dr与电阻KW1相连，并且其栅接线端Ga与互补的Complement-位线半部BC1相连。所有的n-沟道增强型MOSFET晶体管KT和KC各具有约0.6V的阈值电压。
图1所示本发明电路装置的工作原理起因于图2所示一个弱0计值的示意图。曲线A仍然表示信号SETN的电压变化，曲线B表示在位线BT1和BT3上测量的电压变化，曲线C表示在位线BC2测量的电压变化，以及曲线D表示位线BT2的电压变化，此位线与存储单元CZ2相连，在CZ2中存储着一个弱0(2.2V)。如图2所示，现在，存储单元CZ2(2.2V单元电压)的弱0可以正确计值，就是说，位线BT2趋于0V。现在位线BT3也在计值期间通过寄生BL-BL-电容BK5与位线BC2建立联系。在本发明电路装置中，电流由位线BT3流经晶体管KT3，从而流经电阻KW3，并在此电阻上引起一个电压降。此电压降导致晶体管KC2栅-源电压的下降并且补偿由BT3耦合至BC2(经BK5)的负电压，此负电压导致晶体管KT2栅-源电压的下降。电阻KW3，以及相应的电阻KW2，KW1等，应这样取值，即在计值时流过的电流在此电阻上引起的压降补偿经寄生BL-BL-电容BK5耦合的电压，但是不能补偿过度。如果一个弱1(2.7V单元电压，当参考单元电压为2.6V时)有可能作为0计值时，则有可能出现过补偿。
如上所述的电压补偿应为位线上所有可能的位样品提供良好的结果：
表1：相对于位线BT2的可能的位样品(按照图1)：
| 号码 | BC3 | BT3 | BC2 | BT2 | BC1 | BT1 |
| 1. | | 0 | | ″0 ″ | | 0 |
| 2. | | 0 | | ″0″ | | 1 |
| 3. | | 1 | | ″0″ | | 0 |
| 4. | | 1 | | ″0″ | | 1 |
| 5. | | 0 | | ″1 ″ | | 0 |
| 6. | | 0 | | ″1″ | | 1 |
| 7. | | 1 | | ″1″ | | 0 |
| 8. | | 1 | | ″1″ | | 1 |
这里，在表中的应用的0，″0″，1/2，1，″1″具有以下含意：
0表示：在相应的位线半部连接着一个具有0的单元。
″0″表示：在相应的位线半部(BT2)上连接着一个具有弱0的单元，
1/2表示：在相应的位线半部连接着一个参考单元。
1表示，在相应的位线半部连接着一个具有1的单元。
″1″表示：在相应的位线半部(BT2)连接着一个具有弱1的单元。
表1所示的位样品1。相当于上面详细探讨的情况，在这种情况下，用图1所示的电路装置可以补偿电容性BL-BL-干扰。在位线样品2.中，电容性BL-BL-干扰中和到位线2上，因为BT3对BC2的干扰等于BC1对BT2的干扰(BT3和BC1趋近于0)。在位线样品3.中，电容性BL-BL-干扰同样中和到位线并且趋近于0(BT3和BC1保持在1)，位样品4.的情况与位样品1相似。BC1对BT2的“干扰”(BC1趋近于0并且支持在BT2上的弱0)将被补偿掉。对于位样品5.至8.相似关系成立。
图1A或1B所示电路装置，在通过在图1A或1B中排列的电阻上的电压降计值期间将补偿相邻位线之间的电容性耦合。
采用本发明电路装置还可以对很弱的0(单元电压为2.5V或更低一些)正确地计值。对弱1同样如此。单元电压增益约为0.4V。一个强1(1.2V)和参考单元电压(2.6V)的电压差为1.4V。但是在这方面采用图3所示电路装置只有0.9V可以利用(在图3所示的电路装置上在单元电压为2.2V时0已经中断)。与此相反，采用图1所示本发明电路装置可利用的电压范围增大到1.3V；0在2.5V时还能正确的计值。就是说，可以利用的电压范围增大了44％，其中，此数值与寄生BL-BL-电容和寄生位线电容的大小相关。寄生BL-BL-电容与寄生位线电容之比值越大，则在计值时通过电压补偿实现的改善越大。
在图1A所示的实施例中，给每一个位线配置了参考单元RFZ，并且各用于例如256字线WL0至WL255的一个线组。这些参考单元以人们已知的方式用于在通过读出放大器读出过程中调整平均参考电压。本发明电压补偿电路在可能情况下稍加改变即可用于这样一些设计中，在这些设计中，位线仅预先充电至半数组电压(例如VDD/2)，并且在这些设计中不再需要参考单元。这样一种实施方案如图1B所示。在这种情况下，P-读出放大器将“积极地(aktiv)”参与计值并且在计值期间将位线中的某一位线(BT或BC)由例如VDD/2增大到VDD。其中，电阻KV0，KV1，KV2，KV3与电阻KW1，…相似承担着经寄生BL-BL-电容耦合进来的电压的补偿。
本发明的另一个优点是在应用本发明电压补偿电路装置时单元电容有可能减小；同样有可能在不改变单元电容的情况下保持改善了的滞留时间。
Claims (8)
1.用于一个集成半导体存储器存储单元数据内容计值的电路装置，其存储单元沿位线和字线排列，
其特征在于，
配置了具有电压补偿元件(SKE)的电压补偿装置(1)，这些电压补偿元件按电压耦合方式分别连接在每两个相邻位线(BL)之间，所述电压补偿元件(SKE)具有一个对应于两个位线的补偿电阻(KW1，KW2，KW3，KW4)，并且这些电压补偿元件具有晶体管(KT，KC)，所述晶体管的一个电极接线端与相邻位线耦合，并且所述晶体管的另一电极接线端共同与补偿电阻连接。
2.根据权利要求1所述电路装置，其特征在于，此电压补偿元件(SKE)被配置为使在此电压补偿元件上的补偿电压是这样调整的，即一个作为电路装置相应存储单元的数据内容的很弱的0和很弱的1，还是能够分别被作为数字0以及数字1计值。
3.根据权利要求1所述电路装置，其特征在于，每一个位线由一对互补的位线半部构成，这些位线半部共同与一个读出放大器装置相连。
4.根据权利要求3所述电路装置，其特征在于，这些电压补偿元件交替地连接在位线的位线半部上。
5.根据权利要求3所述电路装置，其特征在于，电压补偿元件的晶体管(KT，KC)同时又是读出放大器装置(pSV，nSV)的组成部分。
6.根据权利要求4所述电路装置，其特征在于，电压补偿元件的晶体管(KT，KC)同时又是读出放大器装置(pSV，nSV)的组成部分。
7.根据权利要求3所述电路装置，其特征在于，每一个存储单元(CZ)具有一个单元电容(CK)和一个与单元电容对应的选择晶体管(CT)，该选择晶体管的电极接线端各与一个位线半部连接，而该选择晶体管的控制极接线端与一个字线连接。
8.根据权利要求7所述电路装置，其特征在于，此读出放大器装置具有一个P-沟道和一个n-沟道读出放大器。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20050810 Termination date: 20090914 |