TW439066B - Circuit apparatus for evaluating the data content of memory cells - Google Patents

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經濟部智慧財產局員工消費合作社印製 4 3 906 6 A7 — B7 五、發明説明（、） 本發明之發明領域係有關於一種用於評估積體半導體 記憶體之記憶體晶胞中資料容量的電路裝置，沿著位元 線及字元線配置此記憶體晶胞。 記憶體晶胞中的資訊回復在DRAM的發展及操作上產 生一項相當有意義的問題。一方面，在晶胞中的資訊由 極小的電容表示；另一方面，通常由於受到多種影響， 而使得此電容更進一步減小。所以有必要將此少量的電 荷放大，使得可架構出正確的資訊。 第3圖中說明一衍生型式之已知電路，其顯示來自一 DRAM半導體記憶體之晶胞陣列的細部。四個位元線對 BLO，BL1, BL2，BL3 各包含真（true)位元線半處 (half)BTO，BT1, BT2, BT3 及互補位元線半處 BCO, BC1, BC2, BC3,如圇中所示者。各晶胞C20，C21, C22, C23 具有一晶胞電容CK0，CK1，CK2，CK3,其連接各選擇電 晶體CTO, CT1, CT2, CT3，電荷可由此進出。在此例子 中，由選擇電晶體連接各晶胞電容經該電晶體的汲極及 源極至對應的位元線半處，且經該電晶體的閘極端至對 應的位元線半處。各選擇電晶體CT由對應的字元線WL0, WL1，…，WL255而加以切換。一條字元線總是對應一條 位元線半處。 各位元線對（pair)包含一p通道感測放大器pSV及一 η通道感測放大器nSV，其目的在放大晶胞信號，在對應 的字元線WL動作後切換至對應的位元線半（half)處，其 方式是使得可淸楚地辨識出”1”及。來自或進入晶胞 的資訊經該選擇電晶體所連接的位元線而流動。因爲此 -3- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ----------^丨·----—ΪΤ-------^ (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 3 90 6 6 -. - A7 ____B7 五、發明説明（α) 例子中，由電壓源提供予晶胞的電荷爲最大者，所以在 寫入期間不會產生任何問題》結果在此位元線中的電荷 比（ratio)改變。然後感測放大器PSV及nSV的動作導致 將放大之電荷改變，其方式爲使得”1”及成爲可辨識。 隨著字元線的動作 > 此字元線中所有的晶胞連接相關的 位元線。結果，在位元線上的電壓受晶胞中流入位元線 之電荷的影響。依據晶胞及位元線之間的電容比（ratio) · 此位元線電壓的影響非常小（約1:5)。寄生性BL-BL電 容 BKO，BK1，BK2，BK3, BK4, BK5，BK6, BK7 存在於所 有的位元線之間。 詳言之，讀取操作說明如下。在預充電期間，將位元 線預充電至一定義的位準，例如至VDD = 3.6V。此後，在 讀取期間，一字元線動作，例如字元線WL0動作《吾人 假設所有的晶胞CZO, CZ1，CZ2及CZ3均爲”0”。則”0” 之正常電壓例如爲1.2V，且的正常電壓爲3.6V。然 後參考電壓RFZ的正常電壓約2.6V。現在假設晶胞CZ2 爲一微弱晶胞*例如係由一萵的漏電流所造成，且因此 其”0”電壓爲2.2V(給定一種不同的假設，晶胞CZ2之電 容，例如可略小於平均晶胞電容。此種假設，可導致類 似的結果）〇第4圖爲正常”〇”（l.2V)的評估（讀取）模擬， 且第5圖表示晶胞CZ2之微弱”0”（2.2V)之評估模擬》在 各情況中所示爲電壓（伏特）對時間之函數（任意單位）的分 佈。曲線A表示信號SETN之電壓分佈，此信號SETN 起動此種評估。曲線B表示連接至儲存正常”〇”（1.2V)之 晶胞的位元線BTO, BT1, BT3的電壓分佈。曲線C顯示 -4- 本紙張尺度適用中國國家標率（CNS ) A4規格（210 X 297公釐） -----.-----裝-------訂L-----線 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工涓費合作社印製 4 3 *9 〇 6 6 A7 . B7 五、發明説明（δ ) 連接參考晶胞RFZO, RFZl，RFZ3(2,6V)之位元線BCO, BC1, BC3的電壓分佈。在第5圖中，曲線D表示連接至 儲存微弱”〇”（2.2V)之晶胞CZ2的位元線BT2之電壓分 佈。從第5圖的模擬結果可知，晶胞cz之微弱，，〇”的評 估不正確，因爲在評估期間，即使參考晶胞RFZ2的電 壓超出0.4伏（2· 6 V)位元線BT2仍變爲3.6V。此評估之 所以不正確的原因爲寄生性BL-BL電容BK之故。依據 第5圖，在評估期間，位元線BT3經位元線BC2上的寄 生性BL-BL電容BK5而有某一程度的縮小。結果負電壓 耦合至位元線BC2，而導致BC2的電壓下降至BT2電壓 之下，最後產生一不正確的評估。 在許多今日熟知的設計中，由於在相鄰位元線上存取 晶胞信號（感測）期間，電容耦合產生的干擾已可容忍。但 是，這些設計需要大的晶胞電容。其他的設計使用所謂 的捲繞（twisted)位元線，但是這將佔據晶胞相當大的區 域。 因此，本發明的目的係在於改進一衍生型式的電路裝 置，以達到可達之評估，甚至在起動微弱記憶體晶胞的 情況下亦不會增加晶胞電容或使用其他需要額外晶胞區 域之特殊配置的位元線。 可由申請專利範圍第1項之電路裝置達成此一目的。 本發明提供一具有電壓補償元件的電壓補償裝置’連 接該元件以達到在各例子中可電壓耦合兩相鄰位元線的 目的。依據本發明之設計理念，電壓補償元件尤具有— 指定予該兩位元線的電性補償電阻。在較佳的設計中， -5- 本紙張尺度適用中國國家標率（CNS ) A4規格（2丨0 X 297公釐） I----------裝-------^訂L-----線 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 43 906 6 A7 B7 五、發明説明（奂） 須設計及/或配置及/或控制電壓補償元件（SKE)，且因 此設定跨電壓補償元件之補償電壓降，使相關記憶體晶 胞之資料內容之一極微弱之”〇”或一極微弱之”1”仍可由 電路裝置評估成一數位或數位”1”。 在此例子中，最好該電壓補償元件須包含電晶體，此 電晶體的第一電極端（汲極及源極）連接至相鄰之位元線且 第二電極端（汲極和源極）共同連接至電性補償電阻。電壓 補償元件之電晶體最好同時亦是感測放大器裝置之零 件，依據本發明之原理，須設定電壓補償元件.，使對於 位元線上所有可能的位元圖型而言此電壓補償可得到良 好的結果。 由申請專利範圍各附屬項可得到本發明中有用的其他 應用。 下文中使用代表性的實施例更進一步說明本發明的細 節，該實施例示於附圖中。圖式簡單說明如下； 第1A圖示一同步DRAM半導體記憶體裝置之晶胞陣 列之細部結構，其包含電路裝置以依據本發明之第一代 表性實施例評估記憶體晶胞的資料容量。 第1B圖示一同步DRAM半導體記憶體裝置之晶胞陣 列之細部結構’該裝置具有本發明第二代表性實施例之 電路裝置。 第2圖爲應用第1A圖或1B所示之本發明電路裝置， 讀取一微弱”〇”期間電壓對時間的分佈圖。 第3圖爲上述DRAM半導體記憶體晶胞之晶胞陣列的 詳細示意圖。 -6- 本紙張尺度通用中國國家標準（CNS ) A4規格（210X：W公釐} ----------裝-------訂-----線 (請先閲讀背面之注意事項再填寫本頁) 43 906 6 經濟部智慧財產局員工消費合作社印製 A7 _B7五、發明説明u ) 第4圖爲一正常之評估的模擬。 第5圖表示上述電路裝置之微弱”0”的評估的模擬。 第1A及1B圖顯示依據本發明之電路裝置的代表性實 施例，第ΙΑ, 1B圖及第3圖中各附圖中相同的標示表示 相同的組件，因此其說明不予重複。與第3圖的配置比 對下，且依據本發明的基本原理，第1A或1B圖的電路 裝置具有一補償裝置1 ，此裝置含電壓補償元件SKE0, SKE1, SKE2, SKE3,在各例子中爲了電壓耦合目的，如 圖所示連接兩相鄰的元件。詳言之，使用位元線BL1的 例子，相同的情況可使用在目的類似的例子於其他的位 元線，電壓補償元件SKE1有一指定予兩連續之相鄰位 元線BL1及BL0以及電晶體KCO，KT1的電性補償電阻 KW1，其電晶體KC0和KT1之第一電極端（KC0的汲極 及KT1的源極>耦合至相鄰的位元線且第二電極端（KT1 的汲極及KC0的源極）共同連接至電性補償電阻KW1" 尤其是，提供一 η通道增強型MOSFET電晶體KT1，其 指定予位元線BL1，且其源極端So連接至相關的真（true) 位元線半（half)處BT1，其汲極端Dr連接至電阻KW1， 且其閘極Ga連接至互補的互補位元線半處BC1。在各例 子中所有的η通道增強型MOSFET電晶體KT及KC的 臨界電壓約爲0.6V。 本發明之第1圖所示之電路裝置的操作方法可參見來 自第2圖之微弱之評估的示意說明。曲線a再度顯示 信號SETN的電壓分佈，曲線B爲在位元線BT1及BT3 上量測的電壓分佈，曲線（：爲位元線BC2上量測的電壓 分佈，且曲線D爲連接至儲存微弱”〇”（2.2V)之記憶體晶 -7- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐} 43 9066 A7 B7 五、發明説明（έ ) 胞的位元線BT2的電壓分佈》從第2圖可明顯地看到， 現在可正確地評估記憶體晶胞CZ2(2.2V晶胞電壓）的”0” 値，即，位元線BT2成爲OV。現在於位元線BT3評估 期間，也經由在位元線BC2上的寄生性BL-BL電容BK5 而上拉。在本發明的電路裝置中，電流從位元線BT3流 過電晶體KT3，且經電阻KW3，而導致在電阻KW3上 產生電壓降。此電壓降導致電晶體KC2之閘極·源極電壓 減少且補償一由-BT3耦合至BT2的負電壓而導致電晶體 KT2之閘極-源極電屋減少。電阻KW3,及電阻KW2, KW1 等的大小必需使得在評估期間流過的電流在其上產生電 壓降，此電壓降可補償（但不會過（over)補償）經寄生性 BL-BL電容BKS所耦合的電壓。如果一微弱的”1”（2.7 晶胞電壓，在給定2.6V的參考晶胞電壓時）被評估爲0 時，則可達到過補償之功能。 上述操作的電壓補償對於在位元線上所有可能的位元 圖型可產生良好的結果。 表1 :與位元線BT2(依據第1圖）相關之可能之位元圖型。 數字 BC3 BT3 BC2 BT2 BC1 BT1 1 1/2 0 1/2 #0 1/2 0 2 1/2 0 1/2 #〇 1/2 1 3 1/2 1 1/2 #〇 1/2 0 4 1/2 1 1/2 #0 1/2 1 5 1/2 0 1/2 #1 1/2 0 6 1/2 0 111 #1 1/2 1 7 1/2 1 1/2 #1 1/2 0 8 1/2 1 1/2 #1 1/2 1 -8· 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 裝--------訂L-----線 (諳先聞讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 43 906 6 Α7 Α7 Β7 經濟部智慧財產局員工消費合作社印製 五、發明説明（η ) 在此例子中’ 〇, #〇, 1/2, 1，#1表示： 0 :包含的晶胞連接至相關的位元線半處。 #〇:包括微弱的晶胞連接至相關的位元線半處（BT2) ° 1/2:參考晶胞連接至相關之位元線半處。 1 :包括”1”的晶胞連接至相關的位元線半處。 #1 :包括微弱”1”的晶胞連接至相關的位元線半處（BT2) » 依據表1之位元圖型對應上述延伸式之已檢査的例 子，對於該例子，由第1圖之電路裝置可補償電容性 BL-BL干擾。在位元圖型2的例子中，因爲來自BC2上 之BT3的干擾等於來自BT2上BC1之干擾（BT3及BC1 趨向0)，所以在位元線2上之電容性BL-BL干擾被中性 化。在位元圖型3的例子中，同樣地在位元線2上之電 容性BL-BL的干擾被中性化或約等於〇(BT3及BC1仍 爲1)。位元圖型4的特性與位元圖型1的特性類似。BC1 在BT2上的千擾（BC1趨向零，且有助於在BT2上的微 弱”〇”>可被補償。類似之關係適用於位元圖型5及8 » 依據第或1B圖的電路裝置因此可在評估期間，經 由依據第1A或1B圖配置之跨電阻的電壓降而對於相鄰 位元線之間的電容耦合進行補償。 甚至非常微弱的（晶胞電壓2.SV或更少的電壓）也 可以由本發明的方法進行精確的評估°相同的方法使用 在微弱”1”上。晶胞電壓增益均爲0.4V。在強”〇”（1.2)及 參考晶胞電壓（2.6)之間的電壓差約等於1.4V»但是，應 用第3圖的電路裝置（在第3圖之電路裝置的例子中，於 -9- I ^-- {請先閲讀背面之注意事項再填寫本頁) 、?τ 本紙張尺度適用中國國家標準（CNS ) Α4規格{ 2】0Χ2.97公釐） 經濟部智慧財產局員工消費合作社印製 43 906 6 A7 B7 五、發明説明（J ) 2.2V的晶胞電壓下0已失效），只有0.9V可以使用。在 比較之下，第1圖所示的本發明的電路裝置使得該可使 用的電壓範圍增加爲1.3V ;甚至在2.5V時也可以正確評 估>’〇 ”。所使用之電壓範圍因此可增加大約4 4 %，此數値 依據寄生性BL-BL電容及寄生位元線電容的比率而定， 此比率愈大，則由電壓補償所得到的在評估上之改進也 愈大。 在第1A圖所示的代表性實施例中，各位元線指定予一 些參考晶胞RFZ，在例如256條字元線WL0至WL2S5 之一群例子中可精確地指定該參考晶胞》在一已知的方 式中，這些參考晶胞可在感測放大器讀取操作期間設定 一種平均參考電壓=也可以使用本發明的電壓補償電路 使位元線只充電至陣列電壓之半（如VDD/2)且因此不需 要參考晶胞。第1B圖中顯示此一設計。在此例子中，P 型感測放大器在評估中進行主動（Active)的動作且在評估 期間使一位元線（BT或BC)的電壓從VDD/2成爲VDD。 在此例子中，電阻KVO, KV2, KV3類似於電阻KW1.··可 對此種經由寄生性BL-BL電容而耦合的電壓予以補償。 本發明的另一優點爲，在本發明之電壓補償配置之應 用中可減少晶胞電容，另一情況是|在晶胞電容不改變 之情況下，可改進此電路之保持（retention)時間。 -10- 本紙張尺度適用中國國家標準（CNS ) A4规格（2丨0X297公釐） ----------裝-----------訂L-----線 (请先閲讀背面之注意事項再填寫本頁) -；> '-j Ο 6 6 43 906 6. Δ7 , A 7 Β7 五、發明説明（？） 考 JVA· 付 號 說明 1 . 電壓補償 裝 置 C 1 、* + ^ .記億體晶胞 CK .晶胞電容 KT ，K C . ....電晶 SM pi PS V , nS V.....感 測 放 大器裝置 SK E . ..電壓補 償 元 件 ---------ΐ衣-----——1Τ~------.^ (請先閱讀背面之注意事項再填寫本買〕 本紙ikx度珀屮家榀啤（（'NS ) Λ4规枋（2】0'X 297公f )

Claims (1)

1. 經濟部中央標準局負工消費合作社印装 43 906 6 as C8 D8 六、申請專利範圍 第871 1 1940號「評估記憶體晶胞資料內容所用之電路裝置」 1 . 一種用於評估一積體半導體記憶體之記憶體晶胞=資料內 容所用之電路裝置，沿著位元線及字元線配置此記憶體 晶胞，其特徵爲： 提供一電壓補償裝置（1)，此裝置具有電壓補償元 件（SKE)，連接元件，使得在各情況中可達到各相鄰位 元線（BL)之電壓耦合的目的。 2. 如申請專利範圍第1項之電路裝置，其中電壓補償元件 (SKE)具有一指定予兩位元線的電性補儐電阻（KW、KVP 3. 如申請專利範圍第1或2項之電路裝置，其中設計及/ 或配置及/或控制電壓補償元件（SKE)，且因此設定跨電 壓補償元件之補償壓降1使相關記憶體晶胞之資料內容 之一極微弱之"0 或一極微弱之1 "仍可由電路裝置評 估 4. 如申請專利範圍第1或2項之電路裝置，其中該電壓補 償元件包含電晶體（KT、KC)，此電晶體的第一電極端（汲 極及電源）耦合至相鄰之位元線且其第二電極端（汲極及 源極）共同連接至電性補償電阻。 5. 如申請專利範圍第3項之電路裝置，其中該電壓補償元 件包含電晶體（KT、KC)，此電晶體的第一電極端（汲極 及電源）耦合至相鄰之位元線且其第二電極端（汲極及源 極）共同連接至電性補償電阻。 6. 如申請專利範圍第1或2項之電路裝置，其中各位元線 包含一對互補之位元線半處，其共同連接至一感測放大 器裝置。 本紙張尺度適用中國國家橾準（CNS ) A4規格（210X297公釐） 裝一^ I 1 訂^ I 線 (請先閲讀背面之注意事項再填寫本頁) ABCD 43 S06 6 夂、申請專利範圍 7. 如申請專利範圍第6項之電路裝置，其中該電壓補償元 件交替地連接至該位元線之位元線半處·> 8. 如申請專利範圍第6項之電路裝置，其中該電壓補償元 件的電晶體（KT、KC)同時爲感測放大器裝置（pSV' Nsv) 的零件。 9. 如申請專利範圍第7項之電路裝置，其中該電壓補償元 件的電晶體（KT、KC)同時爲感測放大器裝置（pSV、Nsv) 的零件。 1 〇.如申諝專利範圍第1項之電路裝置，其中各記憶體晶 胞（CZ)具有一晶胞電容（CK)及一指定予該晶胞電容之選 擇電晶體（CT)，該電晶體的電極端（汲極及源極）各別連 接至位元線半處，該電晶體之控制端（閘極）連接至字元 線。 U.如申請專利範圍第6項之電路裝置，其中該感測放大 器裝置具有一 p通道感測放大器及一 η通道感測放大 器《 12.如申請專利範圍第8項之電路裝置，其中該感測放大 器裝置具有一 ρ通道感測放大器及一 η通道感測放大 器。 I . 裝 _ ^ 一 訂^ 線 (請先閲讀背面之注意事項再填寫本百) 經濟部中央標準局貝工消背合作社印裂 本紙張尺度速用中國®家梂準（CNS ) Α4現格（MOxfd;釐）