JP2003109378A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Abstract
(57)【要約】
【課題】 強誘電体キャパシタを備えた半導体装置にお
いて、最適な基準電圧の設定をすることを目的とする。 【解決手段】 強誘電体メモリにおいて、データの読み
出し動作を行ったときに出力電圧に変化が起こらないデ
ータ“１”の記録されたダミーメモリセルからの検知電
圧を基に基準電圧を発生させることにより、データの読
み出しを正確に行う。
いて、最適な基準電圧の設定をすることを目的とする。 【解決手段】 強誘電体メモリにおいて、データの読み
出し動作を行ったときに出力電圧に変化が起こらないデ
ータ“１”の記録されたダミーメモリセルからの検知電
圧を基に基準電圧を発生させることにより、データの読
み出しを正確に行う。
Description
【０００１】
【発明の属する技術分野】本発明は強誘電体メモリに関
するものであり、特にデータ読み出しのための検出回路
およびその動作方法について提供するものである。
するものであり、特にデータ読み出しのための検出回路
およびその動作方法について提供するものである。
【０００２】
【従来の技術】従来、強誘電体メモリのデータ読み出し
のための検出回路は、図７に示すように、データ“１”
が記録されたメモリ回路から検知される電圧ＶＲ１とデ
ータ“０”が記録されたメモリ回路から検知される電圧
ＶＲ０とすると、ＶＲ０＜ＶＲＥ＜ＶＲ１となる基準電
圧ＶＲＥを外部の電圧発生回路１１より供給し、この基
準電圧とメモリ回路から検知される電圧とを電圧比較回
路（S.A.）を用いて比較することにより、記録されたデ
ータが“１”であるか“０”であるかの判定を行う方法
が一般的であった。ここで基準電圧の電圧値は通常、半
導体装置の製品規格として規定しており、ＶＲ０とＶＲ
１が常に安定した値を持つ必要がある。
のための検出回路は、図７に示すように、データ“１”
が記録されたメモリ回路から検知される電圧ＶＲ１とデ
ータ“０”が記録されたメモリ回路から検知される電圧
ＶＲ０とすると、ＶＲ０＜ＶＲＥ＜ＶＲ１となる基準電
圧ＶＲＥを外部の電圧発生回路１１より供給し、この基
準電圧とメモリ回路から検知される電圧とを電圧比較回
路（S.A.）を用いて比較することにより、記録されたデ
ータが“１”であるか“０”であるかの判定を行う方法
が一般的であった。ここで基準電圧の電圧値は通常、半
導体装置の製品規格として規定しており、ＶＲ０とＶＲ
１が常に安定した値を持つ必要がある。
【０００３】この従来例に係る強誘電体メモリは、デー
タの読み出し時に、記録されていたデータが消える破壊
読出し方式である。このため、データの読み出し後に再
書込み動作が必要になるため、データの読み出し動作毎
に強誘電体膜の分極の向きを変える動作（分極反転動
作）が必要になる。
タの読み出し時に、記録されていたデータが消える破壊
読出し方式である。このため、データの読み出し後に再
書込み動作が必要になるため、データの読み出し動作毎
に強誘電体膜の分極の向きを変える動作（分極反転動
作）が必要になる。
【０００４】ところで、強誘電体膜には分極疲労劣化と
いう現象が発生するので、分極反転動作を繰り返し行う
と、強誘電体膜の分極発現特性が著しく劣化するという
問題がある。
いう現象が発生するので、分極反転動作を繰り返し行う
と、強誘電体膜の分極発現特性が著しく劣化するという
問題がある。
【０００５】そこで、この課題を解決すべく、データの
読み出し後に再書込み動作が不要である非破壊方式が提
案されている。
読み出し後に再書込み動作が不要である非破壊方式が提
案されている。
【０００６】
【発明が解決しようとする課題】しかし、非破壊読み出
し型強誘電体メモリにおいては、データ“０”の初期状
態によっては読み出し動作を行うたびにデータ“０”の
記録されたメモリ回路から検知される電圧ＶＲ０が変化
することがありうる。このため、従来の基準電圧ＶＲＥ
を外部の定電圧源から供給する方法では、データ“０”
が記録されたメモリ回路から検知される電圧ＶＲ０とデ
ータ“１”が記憶されたメモリ回路から検知される電圧
ＶＲ１の間にあるべき基準電圧が、設定した条件によっ
ては、読み出しを繰り返すうちにＶＲＥがＶＲ０とＶＲ
１の間からはずれることがありうる。このため、正しい
読み出し動作が行えなくなる可能性がある。
し型強誘電体メモリにおいては、データ“０”の初期状
態によっては読み出し動作を行うたびにデータ“０”の
記録されたメモリ回路から検知される電圧ＶＲ０が変化
することがありうる。このため、従来の基準電圧ＶＲＥ
を外部の定電圧源から供給する方法では、データ“０”
が記録されたメモリ回路から検知される電圧ＶＲ０とデ
ータ“１”が記憶されたメモリ回路から検知される電圧
ＶＲ１の間にあるべき基準電圧が、設定した条件によっ
ては、読み出しを繰り返すうちにＶＲＥがＶＲ０とＶＲ
１の間からはずれることがありうる。このため、正しい
読み出し動作が行えなくなる可能性がある。
【０００７】また、プロセスばらつきによりデータ読み
出し時のメモリ回路から検知される電圧が上下にシフ
ト、あるいはメモリウインドウの減少が生じた場合に
も、チップによって基準電圧の最適値が異なることにな
り、一律に設定した基準電圧では正しく読み出せないチ
ップが生じることがありうる。この対策としてチップに
ヒューズを設け、プローブ検査等を行った際に各チップ
における最適基準電圧を求め、この値に応じてヒューズ
をレーザトリマー等の装置を用いて切ることによりチッ
プの特性に合わせる方法があるが、この方法では、検査
コストを増加させる。そのため、各チップで最適な基準
電圧を発生させることのできる回路が必要であった。
出し時のメモリ回路から検知される電圧が上下にシフ
ト、あるいはメモリウインドウの減少が生じた場合に
も、チップによって基準電圧の最適値が異なることにな
り、一律に設定した基準電圧では正しく読み出せないチ
ップが生じることがありうる。この対策としてチップに
ヒューズを設け、プローブ検査等を行った際に各チップ
における最適基準電圧を求め、この値に応じてヒューズ
をレーザトリマー等の装置を用いて切ることによりチッ
プの特性に合わせる方法があるが、この方法では、検査
コストを増加させる。そのため、各チップで最適な基準
電圧を発生させることのできる回路が必要であった。
【０００８】本発明はこのような問題を解決するために
なされたもので、常に最適な基準電圧を発生させること
を可能にするものである。
なされたもので、常に最適な基準電圧を発生させること
を可能にするものである。
【０００９】
【課題を解決するための手段】請求項１記載の半導体記
憶装置は、強誘電体キャパシタに容量性負荷を接続して
なる一メモリ回路において、強誘電体膜の分極方向によ
りデータを記録し、前記メモリ回路の一端に読み出し電
圧を印加して前記容量性負荷に発生する電圧を検知して
データを読み出す工程において、前記読み出し電圧が読
み出し工程後に前記読み出し電圧を除去されたときに、
前記強誘電体膜の分極方向が前記データを読み出す前の
分極方向に戻るような電圧であり、１ビットが前記メモ
リ回路の対で構成され、前記対となるメモリ回路には互
いに相反するデータを記録し、読み出し工程において前
記対となるメモリ回路から検知された各電圧を比較して
出力する回路を備えたことを特徴とする。この構成によ
り、対となるメモリ回路を近接して配置することによっ
てばらつきの影響を低減でき、安定動作が可能となる。
憶装置は、強誘電体キャパシタに容量性負荷を接続して
なる一メモリ回路において、強誘電体膜の分極方向によ
りデータを記録し、前記メモリ回路の一端に読み出し電
圧を印加して前記容量性負荷に発生する電圧を検知して
データを読み出す工程において、前記読み出し電圧が読
み出し工程後に前記読み出し電圧を除去されたときに、
前記強誘電体膜の分極方向が前記データを読み出す前の
分極方向に戻るような電圧であり、１ビットが前記メモ
リ回路の対で構成され、前記対となるメモリ回路には互
いに相反するデータを記録し、読み出し工程において前
記対となるメモリ回路から検知された各電圧を比較して
出力する回路を備えたことを特徴とする。この構成によ
り、対となるメモリ回路を近接して配置することによっ
てばらつきの影響を低減でき、安定動作が可能となる。
【００１０】請求項２記載の半導体記憶装置は、強誘電
体キャパシタに容量性負荷を接続してなる一メモリ回路
において、強誘電体膜の分極方向によりデータを記録
し、前記メモリ回路の一端に読み出し電圧を印加して前
記容量性負荷に発生する電圧を検知してデータを読み出
す工程において、前記読み出し電圧が読み出し工程後に
前記読み出し電圧を除去されたときに、前記強誘電体膜
の分極方向が前記データを読み出す前の分極方向に戻る
ような電圧であり、前記メモリ回路と等価なダミーメモ
リ回路を備え、前記ダミーメモリ回路に特定のデータを
記録し、前記メモリ回路から検知される電圧と前記ダミ
ーメモリ回路から検知される電圧とを比較して出力する
回路を備えたことを特徴とする。この構成により、複数
のメモリ回路が１つのダミーメモリ回路を共有すること
で回路規模を小さくできる。
体キャパシタに容量性負荷を接続してなる一メモリ回路
において、強誘電体膜の分極方向によりデータを記録
し、前記メモリ回路の一端に読み出し電圧を印加して前
記容量性負荷に発生する電圧を検知してデータを読み出
す工程において、前記読み出し電圧が読み出し工程後に
前記読み出し電圧を除去されたときに、前記強誘電体膜
の分極方向が前記データを読み出す前の分極方向に戻る
ような電圧であり、前記メモリ回路と等価なダミーメモ
リ回路を備え、前記ダミーメモリ回路に特定のデータを
記録し、前記メモリ回路から検知される電圧と前記ダミ
ーメモリ回路から検知される電圧とを比較して出力する
回路を備えたことを特徴とする。この構成により、複数
のメモリ回路が１つのダミーメモリ回路を共有すること
で回路規模を小さくできる。
【００１１】請求項４記載の半導体記憶装置は、請求項
１又は２記載の半導体記憶装置において、前記容量性負
荷が配線容量であることを特徴とする。この構成によ
り、容量素子を付加することなく配線容量を用いるの
で、回路規模を小さくできる。
１又は２記載の半導体記憶装置において、前記容量性負
荷が配線容量であることを特徴とする。この構成によ
り、容量素子を付加することなく配線容量を用いるの
で、回路規模を小さくできる。
【００１２】請求項５記載の半導体記憶装置は、請求項
１又は２記載の半導体記憶装置における容量性負荷がＦ
ＥＴのゲート容量であることを特徴とする。この構成に
より、読み出し工程においてＦＥＴのソース・ドレイン
間に電圧を印加し、流れるドレイン電流を電圧変換する
ことによって、ＦＥＴのゲート容量に発生する電圧を検
知する。これにより、ＦＥＴを負荷にすることで微小な
電圧変化を検知することが可能となり、動作範囲を拡大
することができる。
１又は２記載の半導体記憶装置における容量性負荷がＦ
ＥＴのゲート容量であることを特徴とする。この構成に
より、読み出し工程においてＦＥＴのソース・ドレイン
間に電圧を印加し、流れるドレイン電流を電圧変換する
ことによって、ＦＥＴのゲート容量に発生する電圧を検
知する。これにより、ＦＥＴを負荷にすることで微小な
電圧変化を検知することが可能となり、動作範囲を拡大
することができる。
【００１３】
【発明の実施の形態】本発明の実施の形態について、図
１から図４を用いて説明する。
１から図４を用いて説明する。
【００１４】図１に本発明の第１の実施形態を表す基準
電圧発生回路の概略を示す。不揮発性キャパシタである
強誘電体キャパシタＣ１と強誘電体キャパシタに接続し
たフローティングゲートを持つ負荷トランジスタＱ１、
強誘電体キャパシタへのデータ書込み時に短絡させるリ
セットトランジスタＱ２、強誘電体キャパシタの両端を
短絡させるワード選択トランジスタＱ３からなるメモリ
セルに記録されたデータに応じた出力電圧を取り出すた
めに負荷トランジスタＱ１のドレインに接続したプルア
ップ抵抗Ｒ１からなる回路に対し、このメモリセルと等
価なメモリセルを配置し、これらに相反するデータの書
込みを行う。メモリの１ビットはこれらの対となるメモ
リセルで構成され、常に相反するデータを書込むことに
より、データの読み出し時にはデータ“１”の記録され
たメモリセルからの検知電圧と、データ“０”の記録さ
れたメモリセルからの検知電圧とを比較するため、デー
タの判別が容易となり、誤動作を起こりにくくするもの
である。
電圧発生回路の概略を示す。不揮発性キャパシタである
強誘電体キャパシタＣ１と強誘電体キャパシタに接続し
たフローティングゲートを持つ負荷トランジスタＱ１、
強誘電体キャパシタへのデータ書込み時に短絡させるリ
セットトランジスタＱ２、強誘電体キャパシタの両端を
短絡させるワード選択トランジスタＱ３からなるメモリ
セルに記録されたデータに応じた出力電圧を取り出すた
めに負荷トランジスタＱ１のドレインに接続したプルア
ップ抵抗Ｒ１からなる回路に対し、このメモリセルと等
価なメモリセルを配置し、これらに相反するデータの書
込みを行う。メモリの１ビットはこれらの対となるメモ
リセルで構成され、常に相反するデータを書込むことに
より、データの読み出し時にはデータ“１”の記録され
たメモリセルからの検知電圧と、データ“０”の記録さ
れたメモリセルからの検知電圧とを比較するため、デー
タの判別が容易となり、誤動作を起こりにくくするもの
である。
【００１５】図２に本発明の第２の実施形態を表す基準
電圧発生回路の概略を示す。不揮発性キャパシタである
強誘電体キャパシタＣ１と強誘電体キャパシタに接続し
たフローティングゲートを持つ負荷トランジスタＱ１、
強誘電体キャパシタへのデータ書込み時に短絡させるリ
セットトランジスタＱ２、強誘電体キャパシタの両端を
短絡させるワード選択トランジスタＱ３からなるメモリ
セルに記録されたデータに応じた出力電圧を取り出すた
めに負荷トランジスタＱ１のドレインに接続したプルア
ップ抵抗Ｒ１からなる回路に対し、メモリセルと等価な
ダミーメモリセルを備え、このダミーメモリセルにデー
タ“１”の書込みを行う。ここでデータ“１”の書込み
とはＳＥＴ端子に負荷トランジスタＱ１のゲート電極よ
り高い電圧を与えることにより強誘電体キャパシタに分
極を生じさせた状態にすることをいう。また、データ
“０”の書込みとはＳＥＴ端子に負荷トランジスタＱ１
のゲート電極より低い電圧を与えることにより強誘電体
キャパシタに分極を生じさせた状態にすることをいう。
そして、データの読み出し時には、ダミーメモリセルの
出力電圧を抵抗Ｒ１およびＲ２を用いて抵抗分割により
データ“１”の出力電圧と分極ゼロ状態の出力電圧との
間に電圧シフトし、この電圧を基準電圧としてメモリセ
ルからの出力電圧とセンスアンプを用いて比較を行いデ
ータの読み出しを行う。
電圧発生回路の概略を示す。不揮発性キャパシタである
強誘電体キャパシタＣ１と強誘電体キャパシタに接続し
たフローティングゲートを持つ負荷トランジスタＱ１、
強誘電体キャパシタへのデータ書込み時に短絡させるリ
セットトランジスタＱ２、強誘電体キャパシタの両端を
短絡させるワード選択トランジスタＱ３からなるメモリ
セルに記録されたデータに応じた出力電圧を取り出すた
めに負荷トランジスタＱ１のドレインに接続したプルア
ップ抵抗Ｒ１からなる回路に対し、メモリセルと等価な
ダミーメモリセルを備え、このダミーメモリセルにデー
タ“１”の書込みを行う。ここでデータ“１”の書込み
とはＳＥＴ端子に負荷トランジスタＱ１のゲート電極よ
り高い電圧を与えることにより強誘電体キャパシタに分
極を生じさせた状態にすることをいう。また、データ
“０”の書込みとはＳＥＴ端子に負荷トランジスタＱ１
のゲート電極より低い電圧を与えることにより強誘電体
キャパシタに分極を生じさせた状態にすることをいう。
そして、データの読み出し時には、ダミーメモリセルの
出力電圧を抵抗Ｒ１およびＲ２を用いて抵抗分割により
データ“１”の出力電圧と分極ゼロ状態の出力電圧との
間に電圧シフトし、この電圧を基準電圧としてメモリセ
ルからの出力電圧とセンスアンプを用いて比較を行いデ
ータの読み出しを行う。
【００１６】次に、図２において、その他の読み出し方
法について説明する。
法について説明する。
【００１７】これはダミーメモリセルのプルアップ抵抗
を通常のメモリセルに用いるものよりも大きな値のもの
とすることで、ダミーメモリセルにデータ“１”の書込
みを行った出力電圧を、データ“１”の出力電圧と分極
ゼロ状態の出力電圧との間の電圧値を取るようにし、こ
の電圧を基準電圧としてデータの読み出しを行う。
を通常のメモリセルに用いるものよりも大きな値のもの
とすることで、ダミーメモリセルにデータ“１”の書込
みを行った出力電圧を、データ“１”の出力電圧と分極
ゼロ状態の出力電圧との間の電圧値を取るようにし、こ
の電圧を基準電圧としてデータの読み出しを行う。
【００１８】図３に本発明の第３の実施形態を示す。こ
れは強誘電体キャパシタを直列に複数個連結したメモリ
セルアレイに対し、等価のメモリセルアレイを備え、各
対応するメモリセルに相反するデータの書込みを行うも
のであり、動作方法は第１の実施形態と同様である。
れは強誘電体キャパシタを直列に複数個連結したメモリ
セルアレイに対し、等価のメモリセルアレイを備え、各
対応するメモリセルに相反するデータの書込みを行うも
のであり、動作方法は第１の実施形態と同様である。
【００１９】図４に本発明の第４の実施形態を示す。こ
れは強誘電体キャパシタを直列に複数個連結したメモリ
セルアレイに対し一つのダミーメモリセルを備えたもの
であり、動作方法は第２の実施形態と同様である。
れは強誘電体キャパシタを直列に複数個連結したメモリ
セルアレイに対し一つのダミーメモリセルを備えたもの
であり、動作方法は第２の実施形態と同様である。
【００２０】図５に本発明の第５の実施形態を示す。こ
れは強誘電体キャパシタを並列に複数個連結したメモリ
セルアレイに対し、等価のメモリセルアレイを備え、各
対応するメモリセルに相反するデータの書込みを行うも
のであり、動作方法は第１の実施形態と同様である。
れは強誘電体キャパシタを並列に複数個連結したメモリ
セルアレイに対し、等価のメモリセルアレイを備え、各
対応するメモリセルに相反するデータの書込みを行うも
のであり、動作方法は第１の実施形態と同様である。
【００２１】図６に本発明の第６の実施形態を示す。こ
れは強誘電体キャパシタを並列に複数個連結したメモリ
セルアレイに対し、一つのダミーメモリセルを備えたも
のであり、動作方法は第２の実施形態と同様である。
れは強誘電体キャパシタを並列に複数個連結したメモリ
セルアレイに対し、一つのダミーメモリセルを備えたも
のであり、動作方法は第２の実施形態と同様である。
【００２２】
【発明の効果】以上のように本発明によれば、常に安定
したデータの読み出しを行うことが可能となる等の有利
な効果が得られる。
したデータの読み出しを行うことが可能となる等の有利
な効果が得られる。
【図１】本発明の第１の実施の形態における半導体装置
の回路図
の回路図
【図２】本発明の第２の実施の形態における半導体装置
の回路図
の回路図
【図３】本発明の第３の実施の形態における半導体装置
の回路図
の回路図
【図４】本発明の第４の実施の形態における半導体装置
の回路図
の回路図
【図５】本発明の第５の実施の形態における半導体装置
の回路図
の回路図
【図６】本発明の第６の実施の形態における半導体装置
の回路図
の回路図
【図７】従来の半導体記憶装置の回路図
１ 強誘電体キャパシタ
２ 負荷トランジスタ
３ リセットトランジスタ
４ ワード選択トランジスタ
５ プルアップ抵抗
６ プルアップ抵抗（サブ）
７ 電圧検知回路
１１ 外部定電圧発生回路
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 加藤 剛久
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
Claims (10)
- 【請求項１】 強誘電体キャパシタに容量性負荷を接続
してなる一メモリ回路において、強誘電体膜の分極方向
によりデータを記録し、前記メモリ回路の一端に読み出
し電圧を印加して前記容量性負荷に発生する電圧を検知
してデータを読み出す工程において、前記読み出し電圧
が読み出し工程後に前記読み出し電圧を除去されたとき
に、前記強誘電体膜の分極方向が前記データを読み出す
前の分極方向に戻るような電圧であり、１ビットが前記
メモリ回路の対で構成され、前記対となるメモリ回路に
は互いに相反するデータを記録し、読み出し工程におい
て前記対となるメモリ回路から検知された各電圧を比較
して出力する回路を備えた半導体記憶装置。 - 【請求項２】 強誘電体キャパシタに容量性負荷を接続
してなる一メモリ回路において、強誘電体膜の分極方向
によりデータを記録し、前記メモリ回路の一端に読み出
し電圧を印加して前記容量性負荷に発生する電圧を検知
してデータを読み出す工程において、前記読み出し電圧
が読み出し工程後に前記読み出し電圧を除去されたとき
に、前記強誘電体膜の分極方向が前記データを読み出す
前の分極方向に戻るような電圧であり、前記メモリ回路
と等価なダミーメモリ回路を備え、前記ダミーメモリ回
路に特定のデータを記録し、前記メモリ回路から検知さ
れる電圧と前記ダミーメモリ回路から検知される電圧と
を比較して出力する回路を備えた半導体記憶装置。 - 【請求項３】 前記ダミーメモリ回路の状態を、前記メ
モリ回路において前記読み出し電圧を印加した時に前記
強誘電体キャパシタの強誘電体膜にかかる電界方向と前
記強誘電体膜の分極方向が一致する第一の状態、または
前記メモリ回路において前記読み出し電圧を印加した時
に前記強誘電体膜にかかる電界方向と前記強誘電体膜の
分極方向が相反する第二の状態のいずれかとし、前記ダ
ミーメモリ回路から検知される電圧を、前記第一の状態
から検知される第一の電圧と前記第二の状態から検知さ
れる第二の電圧の間に、電圧変換する回路を備え、前記
メモリ回路から検知される電圧と前記ダミーメモリ回路
から検知され前記電圧変換回路により電圧変換された電
圧とを比較して出力することを特徴とする請求項２記載
の半導体記憶装置。 - 【請求項４】 請求項１又は２記載の半導体記憶装置に
おける容量性負荷が配線容量であることを特徴とする半
導体記憶装置。 - 【請求項５】 請求項１又は２記載の半導体記憶装置に
おける容量性負荷がＦＥＴのゲート容量であることを特
徴とする半導体記憶装置。 - 【請求項６】 強誘電体キャパシタに容量性負荷を接続
してなる一メモリ回路において、強誘電体膜の分極方向
によりデータを記録し、前記メモリ回路の一端に読み出
し電圧を印加して前記容量性負荷に発生する電圧を検知
してデータを読み出す工程において、前記読み出し電圧
が読み出し工程後に前記読み出し電圧を除去されたとき
に、前記強誘電体膜の分極方向が前記データを読み出す
前の分極方向に戻るような電圧であり、１ビットが前記
メモリ回路の対で構成され、前記対となるメモリ回路に
は互いに相反するデータを記録し、読み出し工程におい
て前記対となるメモリ回路から検知された各電圧を比較
して出力することを特徴とする半導体記憶装置の動作方
法。 - 【請求項７】 強誘電体キャパシタに容量性負荷を接続
してなる一メモリ回路において、強誘電体膜の分極方向
によりデータを記録し、前記メモリ回路の一端に読み出
し電圧を印加して前記容量性負荷に発生する電圧を検知
してデータを読み出す工程において、前記読み出し電圧
が読み出し工程後に前記読み出し電圧を除去されたとき
に、前記強誘電体キャパシタの強誘電体膜の分極方向が
前記データを読み出す前の分極方向に戻るような電圧で
あり、前記メモリ回路と等価なダミーメモリ回路を備
え、前記ダミーメモリ回路に特定のデータを記録し、前
記メモリ回路から検知される電圧と前記ダミーメモリ回
路から検知される電圧とを比較して出力することを特徴
とする半導体記憶装置の動作方法。 - 【請求項８】 請求項７記載の半導体記憶装置の動作方
法において、前記ダミーメモリ回路の状態を、前記メモ
リ回路において前記読み出し電圧を印加した時に前記強
誘電体膜にかかる電界方向と前記強誘電体膜の分極方向
が一致する第一の状態、または前記メモリ回路において
前記読み出し電圧を印加した時に前記強誘電体膜にかか
る電界方向と前記強誘電体膜の分極方向が相反する第二
の状態のいずれかとし、前記ダミーメモリ回路から検知
される電圧を、前記第一の状態から検知される第一の電
圧と前記第二の状態から検知される第二の電圧の間に、
電圧変換する回路を備え、前記メモリ回路から検知され
る電圧と前記ダミーメモリ回路から検知され前記電圧変
換回路により電圧変換された電圧とを比較して出力する
ことを特徴とする半導体記憶装置の動作方法。 - 【請求項９】 請求項６ないし８のいずれかに記載の半
導体記憶装置の動作方法において、読み出し工程におけ
る強誘電体膜への印加電圧が抗電圧以下であることを特
徴とする半導体記憶装置の動作方法。 - 【請求項１０】 請求項６または７に記載の半導体記憶
装置の動作方法における容量性負荷がＦＥＴのゲート容
量であり、読み出し工程においてＦＥＴのソース・ドレ
イン間に電圧を印加し、流れるドレイン電流を電圧変換
することによって、ＦＥＴのゲート容量に発生する電圧
を検知することを特徴とする半導体記憶装置の動作方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001300684A JP2003109378A (ja) | 2001-09-28 | 2001-09-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001300684A JP2003109378A (ja) | 2001-09-28 | 2001-09-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
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ID=19121223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (1)
| Country | Link |
|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
2001
- 2001-09-28 JP JP2001300684A patent/JP2003109378A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8213253B2 (en) | 2007-09-14 | 2012-07-03 | Fujitsu Semiconductor Limited | Semiconductor memory |
| JP5035348B2 (ja) * | 2007-09-14 | 2012-09-26 | 富士通セミコンダクター株式会社 | 半導体メモリ |
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