JPS6323293A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、メモリセルのセル容量に情報信号の読み出し
や書き込みを行う所謂ＤＲＡＭ（ダイナミックＲＡ　Ｍ
　）等の半導体記憶装置に関する。

Ｂ０発明の概要 本発明は、メモリセルのセル容量に対して情報信号の読
み出しや書き込みを行う所謂ＤＲＡＭ等の半導体記憶装
置において、メモリセルの情ｆ１３号が読み出されるビ
ット線を単一にし、このビット線に参照電圧を印加して
リセット状態としたときの電圧をサンプルホールドして
おき、このサンプルホールドした参照電圧とメモリセル
から当該ビット線に読み出された情報信号による電圧と
を互いに比較してセンシングすることにより、センシン
グの高感度化及びセル容量の低減による記憶容量の増大
等を実現するものである。

Ｃ０従来の技術 一般に、セル容量とスイッチングトランジスタをそれぞ
れ存するメモリセルを配列させ、ワードラインの選択信
号に基づき上記セル容量に蓄積された情報信号を、ビッ
トラインを通じて読み出し且つ書き込みを行う所謂ＤＲ
八へ等の半導体記憶装置は、上記情報信号の読み出し時
に、セル容量からの電荷による微小な電位差を検知して
増幅する所謂センスアンプを用いている。

第４図は、このようなセンスアンプを用いた半導体記憶
装置の一例の要部を示し、図中破線で示す各メモリセル
ＭＣには、それぞれセル容Ｉｃｓ及びスイッチングトラ
ンジスタＴｓが設けられている。

この第４図の構成において、各セルの記憶内容の読み出
し時には、先ずプリチャージパルスφＰによってトラン
ジスタＴｐｌ、Ｔａ２がオンし、ビット線ＢＬＩ、ＢＬ
２がいずれも基準電位Ｖｒ＊ｒ、例えばＶｃｃ／２とな
る。次に、一対のセル門ＣＬＭＣ２のうちの一方、例え
ばセルＭＣＩを読み出すために、ワード線ＷＬＩが選択
されて、トランジスタＴｓｌを介してセル容１ｃｓｌに
蓄積された情報信号がビット線ＢＬＩに読み出される。

このセル容１ｃｓｌに蓄積された情報信号に応じてビッ
ト線ＢＬＩの電位が上記基準電位Ｖ’ｃｃ／２に対して
±ΔＶｓだけ変化し、例えばＶ　ｃｃ／２−ΔＶｓにな
るとすると、トランジスタＴｒ２のゲート電位もＶｃｃ
／２−ΔＶｓとなる。これに対して、ビット線ＢＬ２の
電位及びトランジスタＴｒｉのゲート電位は、上記基準
電位Ｖｃｃ／２のままであるから、信号φｑによってト
ランジスタＴｑがオンとなると、トランジスタＴｒｉ、
Ｔｒ２による増幅が開始され、この増幅が進んでトラン
ジスタＴｒｉがオン、トランジスタＴｒ２がオフに略確
定される。これによって、セル容１ｃｓ　１に蓄積され
た情報信号の読み出しが行われる。

この他、ダミーセルを用いて上記基準となる電圧Ｖｃｃ
／２を供給する構成も知られており、この場合には、各
ビット線毎にダミーセル及びゲート用トランジスタが接
続されて構成される。

Ｄ０発明が解決しようとする問題点 ところで、このような従来の半導体記憶装置においては
、増幅用のトランジスタ対Ｔｒｉ、Ｔｒ２の各闇値■い
のばらつきが一般に約１０ｍＶ程度あり、一対のビット
線ＢＬＩ、ＢＬ２の容量のばらつきによる杓１０涌ν＋
Ｈ当の感度のばらつきと合わせて、約２０ｍＶ程度もの
感度劣化が生じている。また、ビｙトＬ’Ａが１つのセ
ンスアンプに対して２本必要であり、レイアウト上の制
約となる。さらに、ダミーセルを用いるものでは構成が
複雑化する。

本発明は、このような従来の実情に鑑みてなされたもの
であり、高感度のセンス回路を実現でき、これによって
セル容量を小さくし、集積度を高めて記憶容量を拡大し
得るような半導体記憶装置を提供することを目的とする
。

Ｅ１問題点を解決するための手段 本発明の半導体記憶装置は、上述の問題点を解決するた
めに、セル容量とスイッチングトランジスタをそれぞれ
有するメモリセルが配設され、ワード線の選択信号に基
づき上記セル容量に蓄積された情報信号をビット線を通
じて読み出しを行う半導体記憶装置において、上記メモ
リセルの情報信号が読み出される単一のビット線に参照
電圧を印加することにより得られた基準電位をサンプル
ホールドし、このホールドされた基準電位と、上記ワー
ド線の選択信号に基づいて上記セル容量より当該ビット
線に読み出された情報信号に基づく電位とを互いに比較
して、当該セルの情ｆ［ｉ（３号を出力するセンス回路
を備えて成ることを特徴としている。

Ｆ１作用 メモリセルの情報信号が単一のビット線に読み出される
ことにより得られた電位を、この読み出し前の参照電圧
の印加により当該ピッＤｉに現れた基準電位をホールド
したものと比較、増幅することにより、センシングの高
感度化が図れ、セル容量を小さくして記憶容量を拡大で
きる。

Ｇ、実施例 第１図は本発明の一実施例となる半導体記ｔａ装置の概
略構成を示す回路図である。この第１Ｔ２Ｊの例では、
所謂ビデオメモリ等のようなライン単位でデータの人出
力を行うことを前提としたＤＲＡＭの構成を示している
。

第１図において、セル容量Ｃｓとスイッチングトランジ
スタＴｓをそれぞれ有するメモリセル肛は、２次元画像
情報に対応して例えばｍ行ｎ列（ｍ、ｎは自然’ｔｌ！
ｌ＞の２次元マトリクス状に配列されており、図中の任
意の位置、例えば第ｉ行、第ｊ列の位置のメモリセルを
ＭＣ，、、セル容量をＣｓ市、スイッチングトランジス
タをＴｓＨＪとそれぞれ表している。これらのメモリセ
ル試の任意の行、例えば第ｉ行のトランジスタＴｓｚ、
〜ＴｓＨ，の各ゲートにはワード線−Ｌｉが共通接続さ
れ、任意の列、例えば第ｊ列の各トランジスタＴ！１１
Ｊ−ＴＳ＠ｊにはビット線ＢＬｊが共通接続されている
。これらビフＩＢＬＩ〜ＢＬｎには、それぞれプリチャ
ージ用のスイッチングトランジスタＴｐｌ〜Ｔｐｎを介
して参照電圧、例えばＶｃｃ／２が供給されるようにな
っており、また各ビット％１ＢＬ１〜ＢＬｎに現れた信
号を、それぞれ出力ゲート用のスイッチングトランジス
タＴｏｌ〜Ｔｏｎを介してセンス回路ＳＡＩ〜ＳＡｎに
それぞれ送るようになっている。これらのセンス回路Ｓ
ＡＩ〜ＳＡｎからの各出力は、１ラインバツフアメモリ
１１に送られて外部に取り出される。

ここで、任意のセンス回路ＳＡｊは、それぞれ対応する
ビット線ＢＬｊに印加された参照電圧（例えばＶ　ｃｃ
／２）に基づく電位を基準電位Ｖ　ｒｅｆ　としてサン
プルホールドし、このホールドされた基Ｌ＄電位Ｖ　ｒ
ａｆ　と、任意のワード線、例えば札ｉの選択信号に応
じてメモリセル朕４、のセル容ＩＣｓ；Ｊより当該ビッ
ト線ＢＬｊに読み出された情報信号に基づく電圧Ｖ　、
、、とを互いに比較して、当該七ノいＣ，Ｊの情報信号
を出力するものである。

また、１ラインのバッファメモリ１１は、例えばビデオ
信号の水平帰線消去期間（Ｈブランキング期間）に１ラ
イン（１水平期間）分のデータを一斉に読み出す構成の
例を示しているが、各ビット線ＢＬＩ〜ＢＬｎ毎に１つ
ずつ読み出す構成を用いてもよい、この場合には、上記
バッファメモリｌｌの代わりに各ビット！！［ｌＬ１〜
ＢＬｎを順次選択するための選択信号を出力するＨ出力
デコーダを設けるとともに、上記出力ゲート用のスイッ
チングトランジスタＴｏｌ〜Ｔｏｎの代わりに出力選択
用のスイッチングトランジスタをそれぞれ設け、上記Ｈ
出力デコーダからの選択信号によりこれらの出力選択用
のトランジスタを順次選択的にオン制御して、各ビット
線ＢＬＩ〜ＢＬｎに現れた情報を順次読み出す。但し、
１つのビット線の読み出しサイクルが長いことを考慮し
て、読み出し制御″ｎ動作のパイプライン化が必要であ
る。

次に、データ入力（古き込み）側の構成として、入力バ
ッファ１２、Ｈ人力デコーダ１３及び上記各ピッ））５
ＢＬ１〜ＢＬｎに対応するｎ個の入力選択用スイッチン
グトランジスタＴｌ＋１１”ＴＩイｎが設けられており
、Ｈ入力デコーダ１３は、トランジスタＴＩや１〜Ｔ、
□ｎを選択的にオンすることにより、入力バノファ１２
を介して入力される人力信号りいを供給すべきビット線
ＢＬＩ〜ＲＬｎを選択する。

この入力側の構成は、図中の出力側と同様に、ｌライン
のバッファメモリを用いて構成してもよく、この場合に
は、各ビット線ＢＬＩ〜ＢＬｎ毎に設けられる入力ゲー
ト用スイッチングトランジスタの各ゲートを共通接続し
て、人力ゲート制御信号φ１．を共通に各入力ゲート用
トランジスタに設シするようにすればよい。

次に、上記構成の回路の動作について、第２１７Ｉ及び
第３図を参照しながら説明する。

第２図は情報続出時の動作を示している。この第２図に
おいて、先ずプリチャージゲートパルスφＰＧが各トラ
ンジスタＴｐｌ〜Ｔｐｎｉこ供給されることによって、
各ビット線ＢＬ１〜ＢＬｎに上記参照電圧（例えばＶｃ
ｃ／２）が印加される。このときの各ビット線ＢＬＩ〜
ＢＬｎに現れた電位■、、□を第１のサンプルホールド
パルスφ３．１に応じてセンス回路ＳＡ　１　＝ＳＡ　
ｎによりそれぞれ検知し、検知された電位■、。、を情
報読取のための店〈セミ位あるい：よ判定レベルとして
ホールドする。

次に、例えばワード線ｉ′Ａ択パルスφ。、がワード線
孔１に供給されることにより、第１行の各メモリセルＭ
Ｃ，，〜門Ｃ８，，のトランジスタＴｓＨ，〜↑５１１
１がオンし・各セル容量Ｃｓｔ＋〜ＣｓＨ，に蓄積され
た情報信号がそれぞれ対応するビット線ＢＬ１〜ＢＬｎ
に読み出される。これらの情報信号に応じて、各ビット
線ＢＬＩ〜ＢＬｎの電位は上記基準電位Ｖ１．．に対し
て±ΔＶｓだけ変化した電位Ｖ１８．となる。次に、第
２のサンプルホールドパルスφ１，２に応じて、各ビッ
ト線ＢＬＩ〜ＢＬｎの電位■１．９を各センス回路ＳＡ
Ｉ〜ＳＡｎによってそれぞれ検出し、先にサンプルして
ホールドしている上記基準電位Ｖ　ｒａｔとそれぞれ比
較し、各電位差をそれぞれ増幅する。

この増幅が進み、各ピッ）＆’ＡＢＬ１〜ＢＬｎの電位
が略確定したタイミングで再びワード線選択パルスφ８
、をワード線ＷＬｉに供給し、各メモリセルＭｃ、。

〜ＭＣ，，のセル容量Ｃｓ１ｌ〜Ｃｓ、、に対する情報
（３号のりストア（再書込）を行う、これらの読出動作
が行われる間には、出力ゲートパルスφ。６により各出
力ゲート用のスイッチングトランジスタＴｏｌ〜Ｔｏｎ
がオンされている。

ここで、ワード線選択パルスφ８．によるワード線孔ｉ
の選択動作については、上記第１のサンプルホールドの
直後と、第２のサンプルホールドの直後との２回に分け
て行っており、先の動作で各セルからの情報信号の続出
を行い、後の動作で各セルへの情報のりストアを行って
いる。また上記第１、第２のサンプルホールド動作は、
いずれもワード線選択パルスφ４．によるワード線選択
動作がオフ状態の等しい条件の下で行われる。

次に、情報書込時の動作は従来と同様であるため、第３
図を参照しながら簡単に説明する。

情報書込時には、任意の１本のワード線孔ｉが選択され
ている間に、Ｈ入力デコーダ１３からのビット線選択パ
ルスφ１□〜φＩＩＩＲによって入力選択用スイッチン
グトランジスタＴ１．１〜”ｒｌＨｎが順次オンし、入
力バッファ１２を介して入力される入力信号ＤＩＮが上
記オンされたトランジスタＴ　Ｉ　Ｈ１”−Ｔ　ｒ　、
Ｉｎを介して各ビット線ＢＬ１〜ＢＬｎにそれぞれ供給
されることによって、対応するメモリセルＭＣ＋＋〜Ｍ
Ｃ，，のセル容量Ｃｓ＋＋〜Ｃ５Ｉ、、に対する情報信
号の書き込みが順次行われる。なお、前述したように、
１ラインのバッファメモリを用いて、例えばＨブランキ
ング期間等に１ライン分の情報を各メモリセルＭＣ，，
−ｑｃ、ｆｉに一斉に書き込むようにしてもよい。

以上のような本発明実施例の半導体記憶装置によれば、
センス回路ＳＡは単一のと、ト棉に現れる電位をサンプ
ルホールドして比較しているため、従来の２本のビット
線を用いるものに比べて、ビット線容量のばらつきやセ
ンスアンプのトランジスタ対の各閾値ｖｔｈのばらつき
等による感度劣化の制限を受けることがない。また、ピ
ノｌの本数が半減するため、半導体基板上での素子形成
時に所謂オープンビットライン型の配置が可能となり、
高密度化、大記憶容量化に貢献し得る。

ここで、上記実施例のようなサンプルホールド型のコン
パレータの検出８度ｉよ、数ｍＶ程度と高窓度であり、
メモリセルからビフ・ト線への読出時の容量性の熱雑音
は、メモリセル容量をＣｓ、ビット線容量をＣ８とする
とき、 Ｊ玉］コゴ／Ｃ８ 程度となり、具体的には１ｍＶ以下となる。また、ワー
ド線とビット線との容量結合によるビット線の電位変動
については、一般にビット線の１％程度の容量結合があ
ることを考慮して、上記第２のサンプルホールドパルス
φ５．．を上記ワード線選択パルスφ０．がオフしてか
ら行っている。すなわち、上記基１！電位■１．．及び
情報信号電位■、１゜を検出して保持するための上記第
１、第２のサンプルホールド動作は、いずれもワード線
選択パルスφ１□によるワード線選択動作がオフ状態の
等しい条件の下で行われるため、ばらつきが極めて少な
く、ノイズに対して有利であり、感度を高めることがで
きる。さらに、急峻な電源変動については、実際にノイ
ズが問題となるのはＩＨ（約６３ｐＳ）に１回で約２０
０　ｎｓの期間であるから、システム上で注意を払うか
、パスコンを付加することで容易に解決できる。

なお、本発明は上記実施例のみに限定されるものではな
く、例えば、ワード線選択パルスφい、；こよるワード
線ＷＬｉの選択動作については、上記第１のサンプルホ
ールドの直後と、第２のサンプルホールドの直後との２
回に分けてｊテっでいるが・途中のオフ期間を無くして
連続した１回のワード線選択動作にまとめてもよい。

Ｈ０発明の効果 本発明の半導体記憶装置によれば、メモリセルに記ｔα
された情報信号の読み出しのための信号検出用センス回
路を高感度化でき、ビット線をｊ■−とすることと合わ
せてセル面積を縮小して集積度を高め、大記憶容量のメ
モリの実現を容易化することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図は続出
時の動作を説明するためのタイムチャート、第３図は書
込時の動作を説明するためのタイムチャート、第４図は
従来の半導体記憶装置の一例を概略的に示す回路図であ
る。 １１・・・１ラインのバッファメモリ １２・・・Ｈ入力デコーダ １３・・・入カバソファ ＭＣ・・・メモリセル Ｔｓ・・・スイッチングトランジスタ Ｃｓ・・・セル容量 ＷＬ　・　・　・ワード線 ＢＬ・・　・ビット線 ＳＡ・・・センス回路

Claims (1)

1. 【特許請求の範囲】 セル容量とスイッチングトランジスタをそれぞれ有する
   メモリセルが配設され、ワード線の選択信号に応じて上
   記セル容量に蓄積された情報信号をビット線を通じて読
   み出しを行う半導体記憶装置において、 上記メモリセルの情報信号が読み出される単一のビット
   線に接続されるセンス回路を備え、このセンス回路は、
   上記単一のビット線に参照電圧を印加することにより得
   られた基準電位をサンプルホールドし、このホールドさ
   れた基準電圧と、上記ワード線の選択信号に応じて上記
   セル容量より当該ビット線に読み出された情報信号に基
   づく電位とを互いに比較して、当該セルの情報信号を出
   力することを特徴とする半導体記憶装置。