JPH0896592A - 集積回路メモリ装置 - Google Patents

集積回路メモリ装置

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JPH0896592A
JPH0896592A JP25821895A JP25821895A JPH0896592A JP H0896592 A JPH0896592 A JP H0896592A JP 25821895 A JP25821895 A JP 25821895A JP 25821895 A JP25821895 A JP 25821895A JP H0896592 A JPH0896592 A JP H0896592A
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memory cells
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Masakazu Shoji
ショウジ マサカズ
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Abstract

(57)【要約】 【解決手段】 複数のメモリセルがメモリ回路出力に能
動的にかつ同時に接続される。信号源が、一連の読み出
し信号を一出力あたり一つの信号となるように供給す
る。各メモリセルは、受動インピーダンス素子を有し、
そのインピーダンス値は記憶されるデータ値を代表する
値である。メモリセルは、サムラインと読み出し回路を
有するメモリ回路出力に直接に接続される。信号源が一
連の読み出し信号をメモリセルインピーダンス素子の一
つに提供するとき、メモリセルのインピーダンス値に関
連するように、サムライン上の信号に影響する。一連の
信号それぞれを異なるインピーダンス素子に与えること
によって、サムラインの電圧は、順次、各インピーダン
ス素子の直接の影響を受ける。 【効果】 ＦＥＴ等の能動素子を必要としない。また、
能動素子に比べて必要な接続が少なくてすむ。集積回路
内に、高い精度で再現することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、集積回路メモリ
装置の分野に関し、特にその装置からデータにアクセス
するための方法および装置に関する。
【０００２】
【従来の技術】集積回路読み出し専用メモリ（ＲＯＭ）
装置は、メモリに書き込まれた一群の恒久的情報を有す
る装置である。通常の動作時には、メモリの内容は変化
しない。そのような装置は種々に応用されており、たと
えば、マイクロプロセッサに応用される場合は、恒久的
マイクロプロセッサ指令は、ＲＯＭ装置内に記憶され
る。
【０００３】現在の普通のＲＯＭは複数のメモリセルの
一つの配列からなり、各メモリセルは、一つのデジタル
ビットをもつ情報を含んでいる。そのＲＯＭの配列は、
数個のｙ選択線（すなわちカラム(column)）と、数個の
ｘ選択線（すなわち行(row)）とからなる。各メモリセ
ルは、一つのｙ選択線と一つのｘ選択線の間に接続さ
れ、各セルごとに固有のｘ，ｙアドレスが与えられる。
その中の情報を読み出すために、ｙ選択線の一つとｘ選
択線の一つが動作（すなわちスイッチオン）され、他の
選択線はスイッチオフのままとされる。動作中の線がス
イッチオフされたとき、その線は実質的に開路となる。
このようにして、一時点では一つのメモリセルだけが動
作回路と接続される。
【０００４】従来のＲＯＭ回路のあるものにおいては、
各メモリセルは、一つの溶断されうるリンクと一つの電
界効果トランジスタ（ＦＥＴ）とを有し、次のように構
成される。すなわち、溶断されうるリンクは、ｙ選択線
を直接、ＦＥＴのドレンに接続する。ＦＥＴのゲートは
ｘ選択線に接続され、ソースはグラウンドに接続され
る。ＲＯＭに情報を入れるために、選択されたリンクを
溶断する。
【０００５】ＲＯＭ内に記憶された情報は次のように読
み出される。まず、読まれるべきセルの行のｘ選択線に
高論理電圧が印加され、その行の各ＦＥＴのゲートが充
電される。つぎに、そのｙ選択線がその読まれるべきセ
ルのカラムに高論理電圧を印加し、その読まれるべきセ
ルのカラムをＲＯＭ出力に接続する。その溶断されうる
リンクがすでに溶断されている場合は、そのｙ選択線は
開路となっており、高論理電圧が出力との接続部に生じ
る。そのリンクが溶断されていない場合は、ＦＥＴは、
ゲートの電荷がｘ選択線によって供給されるため、ｙ選
択線とグラウンドとの間に低インピーダンスを与える。
その結果、その低インピーダンスは、出力への接続部
に、低論理電圧を生じさせる。
【０００６】
【発明が解決しようとする課題】この構造の欠点の一つ
は、各セルが３個の端子を有する一個のＦＥＴを含んで
いるために、各セルごとに３個の接点が必要な点であ
る。すなわち、ｙ選択線への接点と、ｘ選択線への接点
と、接地点が必要である。３個の接点は２次元的メモリ
には効率が悪い。
【０００７】他の種類のＲＯＭもいくつか存在するが、
それらのほとんどは、同様な方法でデータにアクセス
し、またデータを読み出す。すなわち、一つのｘ選択線
と一つのｙ選択線との組み合わせを選択してスイッチを
入れることにより、一つの特定のセルが、選択されて動
作する。従来のＲＯＭに共通する特徴の一つは、ＲＯＭ
出力に対して一時点で一つのメモリセルだけを接続する
ために、ｘ選択とｙ選択とメモリセルＦＥＴとの組み合
わせが、使用されることである。もう一つの共通の特徴
は、通常、スイッチまたはＦＥＴといった能動素子が各
メモリセルに使用されていることである。
【０００８】通常、ＲＯＭの信号は順次一つずつ（シー
ケンシャルに）読み出せばよい。そのために、信号を順
次読み出す信号源は、各メモリセルのｘ選択線とｙ選択
線を順次選択してオンにする。一つの行(row)すなわち
ｘ選択線上の各メモリを読むためには、その行をオンと
しておいて、各ｙ選択線を順次オンにすればよい。一つ
の行をすべて読み終えた後、次のｘ選択線をオンとし、
再度、ｙ選択線を順次オンにする。このプロセスを、メ
モリセルの各行について繰り返す。
【０００９】ｙ選択線を順次オンにするためには、各ｙ
選択線のトランジスタスイッチに読み出し信号が順次送
られる必要がある。各読み出し信号が一つのＦＥＴをオ
ンし、それによりそのｙ選択線を、一メモリセルの内容
を読み出すのに十分な時間だけ、そのＲＯＭ出力に接続
しておく。その後、読み出し信号は解除され、次の読み
出し信号が次のｙ選択線のトランジスタスイッチに送ら
れる。したがって各セルの内容を読み出すために、ＲＯ
Ｍは各ｙ選択線に読み出し信号を順次送り、ｙ選択線を
ＲＯＭ出力に接続するように、トランジスタスイッチを
動作させなければならない。本発明は上記課題を解決す
るためのものである。
【００１０】
【課題を解決するための手段】本発明は、新規なメモリ
回路と新規なメモリ読み出し方法を含み、複数のメモリ
セルがメモリ回路出力に能動的にかつ同時に接続され
る。回路の一実施例では、複数の出力を有する信号源
が、一連の読み出し信号を一出力あたり一つの信号とな
るように供給するように動作する。それらの出力それぞ
れは、複数のメモリセルのうちの一つに接続されてい
る。各メモリセルは、受動インピーダンス素子を有し、
そのインピーダンス値はそこに記憶されるデータ値を代
表する値である。すべてのメモリセルは、さらに、サム
ラインと読み出し回路を有するメモリ回路出力に直接に
接続される。
【００１１】前記信号源が前記一連の読み出し信号の一
つをメモリセルインピーダンス素子の一つに提供すると
き、それは、メモリセルのインピーダンス値に関連する
ように、サムライン上の信号に影響する。その一連の信
号のうちの各信号それぞれを異なるインピーダンス素子
に与えることによって、サムラインの電圧は、順次、各
インピーダンス素子の直接の影響を受ける。読み出し回
路は、読み出し電圧を、各インピーダンス値にすなわち
記憶されたデータに比例する、またはこれらの各値を示
唆する電圧レベルに順次変換する。
【００１２】この発明の利点の一つは、各メモリセルを
絶縁しながら回路出力に接続するためにＦＥＴ等の手段
を必要としないことである。本発明の他の利点は、メモ
リセルとして受動的インピーダンスを使用することから
得られる。第１に、キャパシタや抵抗器等の受動的イン
ピーダンス機器は二つの端子をもち、能動素子に比べて
必要な接続が少なくてすむ。第２に、たとえばキャパシ
タや抵抗器は、集積回路内に、高い精度で再現すること
ができ、それらのインピーダンス値がそのメモリ内に記
憶されるデータを代表させることができる。単純なデジ
タルすなわちバイナリビットの情報の場合に比べて、イ
ンピーダンス機器を使用することにより、一つのメモリ
内に大きな範囲の値を有効に記憶することができる。
【００１３】
【発明の実施の形態】図１は、本発明にしたがって動作
するメモリ回路１００を示す。メモリ回路１００は、読
み出し信号源１１０、５個のメモリセルすなわちメモリ
抵抗器１３１〜１３５の列、読み出し回路１５０からな
る。もちろん、ここに示すメモリ回路１００の構成は単
なる例示であって、メモリセルを５個としたのも例示に
すぎない。ここに示すメモリ回路１００の原理は容易に
拡張でき、メモリセルの数をはるかに大きな値にするこ
とができる（通常のメモリ装置では、たとえば幾千もの
ビットを含むことがある）。本発明にしたがって動作す
るさらに大きな規模のメモリ装置については、図１０を
参照して後述する。
【００１４】メモリ回路１００の各素子は、単一の半導
体基板の上に集積されているのが望ましい。読み出し信
号源１１０は、５個の出力１２１〜１２５を含み、図３
を参照して後述する回路を有する。各出力１２１〜１２
５それぞれは、５個のメモリ抵抗器１３１〜１３５それ
ぞれの第１の端子に接続される。たとえば、第１の出力
１２１は第１のメモリ抵抗器１３１と接続され、第２の
出力１２２は第２のメモリ抵抗器１３２と接続される。
【００１５】各メモリ抵抗器は２個の端子を有し、たと
えばメモリ抵抗器１３１は端子１３１ａ、１３１ｂを有
する。メモリ抵抗器１３１〜１３５は、たとえば、薄膜
堆積抵抗器またはイオン注入抵抗器等のように、集積回
路内で使用するのに適した抵抗器として実現できるもの
ならば何でもよい。抵抗値はたとえば１００ｋΩ〜２０
０ＭΩであって、セル内に記憶されるべき情報すなわち
データ値を代表する。たとえば、一つの１００ｋΩ抵抗
器が一つのデータ値を代表し、一つの４００ｋΩ抵抗器
が他のデータ値を代表する。
【００１６】メモリ抵抗器１３１〜１３５の第２の端子
それぞれは、共通のサムライン（合計線）１４０に接続
される。サムライン１４０は読み出し回路１５０に接続
される。読み出し回路１５０は、負荷抵抗器１５５と、
入力および出力を有するバッファ１５１と、キャパシタ
１６２と、抵抗器１６４とを含む。サムライン１４０
は、バッファ１５１の入力の一つに接続される。バッフ
ァ１５１は、たとえば高インピーダンスでゲインが１の
バッファが適当である。負荷抵抗器１５５はメモリ抵抗
器１３１〜１３５の抵抗値よりもはるかに大きいものが
望ましい。実際に、負荷抵抗器１５５は、バッファ１５
１の内部入力インピーダンスを含めるのが適当である。
【００１７】バッファ１５１の出力は、キャパシタ１６
２を介して出力１７０に接続される。出力１７０からは
抵抗器１６４を介してグラウンドへ接続されており、こ
れによりキャパシタ１６２とともに微分回路が形成され
る。キャパシタ１６２と抵抗器１６４は、微分回路の時
定数ＴDIFFが１．６（τ）から１／１０（τ）の範囲に
なるように選択される。ここに、τは出力１２１〜１２
５で生成されるランプステップ信号のランピング期間で
ある。
【００１８】動作時において、読み出し信号源１１０
は、望ましくは、その５個の出力１２１〜１２５におい
て順次連続する（シーケンシャル・シリーズ）読み出し
信号を、ランプステップ信号の形で送出する。一般にラ
ンプステップ信号は電圧信号であって、低電圧レベルで
スタートし、あるステップ電圧レベルに到達するまで時
間の関数として増大し、その後そのステップ電圧レベル
で保持される。図２（ａ）〜図２（ｅ）は、それぞれ、
出力１２１〜１２５間に現れるランプステップ信号のシ
ーケンスを示す。
【００１９】ランピング期間τは、信号がステップ電圧
レベルにまで増大する（すなわちランプする）期間であ
る。たとえば、ステップ電圧レベルは５ボルト程度がよ
く、ランピング期間は１０〜３０ナノ秒程度がよい。図
２（ａ）〜図２（ｅ）に示すように、ランピング期間
中、ランプステップ信号Ｖ１〜Ｖ５は上昇率Ｓで直線的
に上昇する。この上昇率は、ステップ電圧レベルをラン
ピング期間で割った値に等しい。
【００２０】第１のランプステップ信号Ｖ１のランピン
グ期間中、電流がメモリ抵抗器１３１を通ってサムライ
ン１４０へ流れ、さらに負荷抵抗器１５５および他のメ
モリ抵抗器１３２〜１３５を通って流れる。このように
して、メモリ抵抗器１３１は負荷抵抗器１５５および他
のメモリ抵抗器に関して電圧分割器を形成し、サムライ
ン１４０の上に分割された電圧ＶＳを生成する。
【００２１】ＶＳは次の式により与えられる。
【数１】 ここに、たとえばメモリ抵抗器１３２の抵抗値は変数Ｒ
132で与えられ、他の抵抗値も同様である。また、定数
Ｋを次式で定義する。
【数２】 このときＶＳは、 ＶＳ＝（１／Ｒ131）ＫＶ１ となる。
【００２２】電圧Ｖ１のランピング期間における値は、
関数Ｓｔとして表すことができる。このようにすると
き、電圧Ｖ１のランピング期間におけるサムラインの電
圧ＶＳは、出力１２１からのランプ信号に比例するラン
プ信号を有する（図２参照）。 ＶＳ＝（１／Ｒ131）ＫＳｔ
【００２３】本実施例ではバッファ１５１のゲインが１
であるから、バッファ１５１はその出力として電圧ＶＳ
にほぼ等しいＶＢを生成する。より高い出力レベルをほ
しい場合は、バッファ１５１のゲインをより大きなもの
にすればよい。
【００２４】いずれの場合も、結果としてのランプ電圧
ＶＢは、キャパシタ１６２と抵抗器１６４とによって微
分され、いくぶん平坦な電圧レベルの出力を生成する。
図２（ｇ）の第１セグメント２０１として、結果の出力
電圧ＶＯを示す。前述のように、キャパシタ１６２およ
び抵抗器１６４は、微分器の時定数ＴDIFFが１／６
（τ）から１／１０（τ）の範囲になるように選択す
る。Ｖ１のランピング期間中に生成される平坦な電圧レ
ベルＶＯは次式で与えられる。 ＶＯ＝（１／Ｒ131）ＫＳＴDiff
【００２５】電圧Ｖ１がステップ電圧レベルに達したと
き、第２の出力１２２が第２のランプステップ信号の生
成を、そのランピング期間信号とともに開始する。その
ときサムライン１４０の電流は、Ｖ１による電流とＶ２
による電流の合計に等しい。サムライン電流の内のＶ１
による部分は、図２（ａ）からわかるように、ステップ
電圧に達した後は、Ｖ１の平坦な特性ゆえに、一定であ
る。しかし、サムライン電流の内のＶ２による部分は、
Ｖ２がランピング期間にある間は上昇する。
【００２６】したがって、ＶＳの変化率は、Ｖ２の変化
率に等しく、これはＳ（すなわちＶ１の変化率）に等し
い。信号Ｖ２については、Ｒ132が負荷抵抗器１５５お
よび他のすべての抵抗器に対して電圧分割器を生成す
る。その結果、ＶＳの変化成分は、 （１／Ｒ132）ＫＳｔ によって与えられる。ここに、定数Ｋは、前述の、Ｖ１
が上昇電圧を与えるときの値と同じである。
【００２７】バッファ１５１は上述のように電圧ＶＢを
生成するが、これは電圧ＶＳにほぼ等しい。その結果の
電圧ＶＢは、その後キャパシタ１６２と抵抗器１６４と
によって微分され、いくぶん平坦な電圧レベルの出力を
生成する。これは、図２（ｇ）の期間２０２に対応する
セグメントとして示される。平坦な電圧レベルＶＯは、
Ｖ２の上昇部分が （１／Ｒ132）ＫＳＴDiff である間、生成される。ここで、Ｖ２が上昇する一方、
Ｖ１は一定であるから、Ｖ１は微分電圧に寄与しない。
したがって、各セグメントで、ＶＯは、２個のメモリ抵
抗器１３１、１３２の内の１個のだけの値に比例する
（図２（ａ）、２（ｂ）、２（ｇ）参照）。
【００２８】その後、他の出力１２３、１２４、１２５
が順次Ｖ１、Ｖ２と同じ形のランプステップ信号を生成
する。図２（ｃ）、２（ｄ）、２（ｅ）に、それぞれ、
Ｖ３、Ｖ４、Ｖ５を示す。出力１２３、１２４、１２５
それぞれは、その前の出力からの電圧がステップ電圧レ
ベルに達したときに、出力ランプステップ信号を出す。
このようにして、電流は、したがってまた電圧ＶＳは、
いつでもメモリ抵抗器１３１〜１３５の内の１個だけか
らサムライン１４０に流れ込むランピング電流によっ
て、増大（すなわちランプ）する。その結果、ＶＯにお
ける微分信号は、各セグメントで１個のメモリ抵抗器の
寄与分を反映する。したがって、各メモリ抵抗器の値
は、確かめられるかもしれない。各メモリ抵抗器はメモ
リ回路１００の内容を構成する。
【００２９】図２（ｆ）は、ＶＳの波形の例であって、
この場合のメモリ抵抗器１３１〜１３５の抵抗値は、そ
れぞれ、１．６６ＭΩ、２．５ＭΩ、１．２５ＭΩ、
２．５ＭΩ、１．２５ＭΩである。ＶＳの波形は、時間
セグメント２０１〜２０５それぞれに対応して複数のセ
グメントからなっている。サムライン１４０の電圧、よ
り具体的にはサムライン電圧の変化は、メモリ内容を表
す。それから、読み出し回路１５０が出力をより便利な
形に変換する。
【００３０】図２（ｇ）は、読み出し回路１５０によっ
て生成されたＶＯを示す。メモリ抵抗器１３１〜１３５
はそれぞれ、時間セグメント２０１〜２０５で、３ｘ，
２ｘ，４ｘ，２ｘ，４ｘ Ｖdcの電圧レベルを生成す
る。ｘの値は、Ｓの値と回路のバイアス電圧に依存する
定数である。メモリ抵抗器１３１〜１３５はたとえばメ
モリ内に記憶された３、２、４、２、４の値に対応す
る。現在の集積回路の抵抗値の精度によれば、データ値
は３桁の十進数の解像度にまで容易に縮尺できる。この
ようにして、たとえば各抵抗器は、１から３００までの
数値を記憶することができる。将来の集積回路の製造技
術向上により、さらに解像度を増すことも可能である。
【００３１】本発明を上述の例のように適用することに
より、複数のメモリセルが受動インピーダンス素子を有
する構造の新規なメモリ回路を提供できる。これに対し
て従来のメモリでは、メモリセルが読み出されるときに
各メモリセルを隔離するために、各メモリセルにスイッ
チまたはトランジスタ等の能動素子が使われる。さら
に、本発明は、データ値が受動インピーダンス値によっ
て代表されるメモリセルに特に適している。図１に関連
して説明した回路において、各メモリ抵抗器は、３桁の
十進数（たとえば１から３００の整数）の場所をもつデ
ータ値を記憶するものであってもよい。このような解像
度は各セルに、バイナリ（２進法）情報の８ビットのオ
ーダに匹敵するものを提供する。
【００３２】図３は、読み出し信号源１１０の一実施例
の詳細を示す。この読み出し信号源１１０は５個の出力
１２１〜１２５を含み、この出力１２１〜１２５は、図
１に示したメモリ回路１００において使用するのに適し
たランプステップ信号のシーケンスを提供する。読み出
し信号源１１０は５個の遅延バッファ２００、２２０、
２４０、２６０、２８０を含み、各遅延バッファはそれ
ぞれの入力および出力をもっている。５個のバッファ２
００〜２８０は直列に接続される。２以上の回路ブロッ
クのグループについて「直列に接続」というのは、各ブ
ロック（最初のブロックを除く）の入力がその前のブロ
ックの出力に接続されることを意味する。
【００３３】以下には遅延バッファ２００についてのみ
詳しく述べるが、他のバッファ２２０〜２８０も同じ構
成である。遅延バッファ２００は、入力２０２と、読み
出し信号源１１０の第１の出力１２１となる出力と、直
列に接続された２個の同一構成のインバータ回路とから
なっている。第１のインバータ回路はｐＦＥＴ２０３と
ｎＦＥＴ２０４とを含み、周知のインバータ構成となる
ように接続されている。第２のインバータ回路はｐＦＥ
Ｔ２１３とｎＦＥＴ２１４とを含み、これも周知のイン
バータ構成となるように接続されている。双方のインバ
ータは５Ｖdcバスおよびグラウンドバスによってバイア
スされる。
【００３４】クロック信号が出される前は、ｐＦＥＴ２
０３とｎＦＥＴ２０４とから形成される第１のインバー
タの入力は０Ｖdcである。このときこの第１のインバー
タの出力は５Ｖdcである。この５Ｖdcの出力は、ｐＦＥ
Ｔ２１３とｎＦＥＴ２１４とから形成される第２のイン
バータの入力となる。そのとき第２のインバータの出力
（これは遅延バッファ２００の出力１２１でもある）は
グラウンドに対して０Ｖdcである。同様に、第２のバッ
ファ２２０（遅延バッファ２００と同一構造である）も
その出力１２２に０Ｖdcを出力する。バッファ２４０、
２６０、２８０も同様に、それらの出力１２３、１２
４、１２５それぞれに、０Ｖdcを出力する。
【００３５】動作時に、システムクロック２１０から、
第１の遅延バッファ２００の第１のインバータの入力２
０２に、ランプステップクロック信号が出される。ラン
プステップ関数は、ステップ電圧の約１／２が第１のイ
ンバータのしきい値に等しくなるように選択する。その
ような信号を出せる適当なシステムクロックは周知であ
る。クロックランプ信号が第１のインバータしきい値電
圧に達したとき、第１のインバータの出力は、低電圧レ
ベルへ向かって変化し始める。すなわち、その電圧は０
Ｖdcに向かって低下し始める。しかし、第１のインバー
タの出力電圧はすぐには低下しない。これは、ｐＦＥＴ
２０３とｎＦＥＴ２０４の物理的構造に内在する寄生キ
ャパシタンスによるものである。インバータ出力電圧の
低下率は、スルー率(slew rate)と呼ばれる。
【００３６】インバータのスルー率は、それを構成する
ＦＥＴの幾何学形状を調整することによって制御できる
ということが知られている。ＦＥＴ２０２、２０３およ
びバッファ２００〜２８０内のすべてのＦＥＴは、イン
バータが０Ｖdcから５Ｖdcへまたはその逆の推移が出力
読み出し信号Ｖ１〜Ｖ５のランピング期間に等しくなる
ようにスルー率が調整されている。
【００３７】ＦＥＴの物理的長さを長くすると推移時間
が長くなることが知られている。たとえばシリコン基の
ＭＯＳＦＥＴでは、１ミクロンのＦＥＴでは０Ｖdcから
５Ｖdcへの推移に約１ナノ秒かかるのに対して、３〜５
ミクロンのＦＥＴでは０Ｖdcから５Ｖdcへの推移に約５
〜１０ナノ秒かかる。さらに、１０ミクロンのＦＥＴで
は０Ｖdcから５Ｖdcへの推移に約２０〜３０ナノ秒かか
る。これらおよび他のタイプのＦＥＴで適当なスルー率
をもつものの製造方法の詳細は当業者に周知である。
【００３８】また動作の説明に戻るが、第１のインバー
タがランピング期間の約１／２の間下方へ向かった後に
第１のインバータ出力は第２のインバータのしきい値電
圧に到達する。しきい値を越えると、第２のインバータ
出力１２１は、そのスルー率に応じて０Ｖdcから５Ｖdc
に変化する。ｐＦＥＴ２１３とｎＦＥＴ２１４とで形成
される第２のインバータは、図４（ｂ）に示す信号を生
成する。まとめて言うと、遅延バッファ２００はクロッ
ク信号を２重に逆変換し、第１および第２のインバータ
を合わせた組み合わせスルー率は図４（ａ）、４（ｂ）
に示す遅延ランプステップ信号Ｖ１を供給する。
【００３９】第２のバッファ２２０も同様に動作する。
ただし、入力としてクロック信号を受信する替わりに第
１のバッファ２００の遅延ランプステップ信号Ｖ１を受
信する。その後、図４（ｃ）に示すような２重に逆変換
され遅延されたランプステップ関数が第２のバッファ２
２０の出力１２２に現れる。他のバッファ２４０、２６
０、２８０も、それぞれ、図４（ｄ）、４（ｅ）、４
（ｆ）に示すＶ３、Ｖ４、Ｖ５を、同様に出力１２３、
１２４、１２５に出力する。
【００４０】図５は、本発明によるメモリ回路装置の他
の実施例を示すものである。この例では、５個のメモリ
セルは５個のキャパシタ３３１〜３３５を含み、キャパ
シタンスの値はセル内に記憶された情報を代表する。図
５の回路では、図１についてすでに述べた読み出し信号
源１１０と同じものを採用してよい。
【００４１】図５の実施例では、読み出し信号源１１０
の出力１２１〜１２５は、５個のメモリキャパシタ３３
１〜３３５それぞれの第１の端子に直接に接続されてい
る。ここで、たとえば第１の出力１２１は第１のキャパ
シタ３３１に接続され、第２の出力１２２は第２のキャ
パシタ３３２に接続されている。キャパシタ３３１〜３
３５はそれぞれ２個の端子をもっている。たとえば、キ
ャパシタ３３１は端子３３１ａと３３１ｂとをもってい
る。キャパシタンスの値は通常、０．０１ｐＦから０．
１ｐＦの範囲であって、具体的な値は、セル内に記憶さ
れる情報値に依存する。たとえば、０．０１ｐＦキャパ
シタが一つのデータ値を代表し、０．０１５ｐＦキャパ
シタが他のデータ値を代表する。
【００４２】各メモリキャパシタ３３１〜３３５の第２
の端子はさらに一つのサムライン３３８に接続されてい
る。サムライン３３８は、バッファ３５０と抵抗器３４
０とからなる読み出し回路３３９に結合される。抵抗器
３４０は、メモリキャパシタ３３１〜３３５のバンクと
ともに微分器を形成する。微分抵抗器３４０は、回路の
時定数Ｒ340（Ｃ331＋Ｃ332＋Ｃ333＋Ｃ334＋Ｃ335）が
１／６（τ）から１／１０（τ）の範囲になるように十
分に低い値とする。ここに、τは、各信号Ｖ1〜Ｖ5のラ
ンピング期間である。バッファ３５０は適当な高ゲイン
バッファであればよい。バッファ３５０はさらに回路出
力３６０に接続されている。
【００４３】動作時において、読み出し信号源１１０
は、図１について説明したのとほぼ同様に、その出力１
２１〜１２５に、一連のランプステップ信号を出す。図
６（ａ）〜６（ｅ）は、信号Ｖ１〜Ｖ５を示す。信号Ｖ
１が上昇を始めるとき、メモリキャパシタ３３１および
微分抵抗器３４０がＶ１信号を微分する。
【００４４】微分された信号は、 ＶＳ＝Ｃ331Ｒ
340（ｄＶ１／ｄｔ） と表される。ランピング期間中、
ｄＶ１／ｄｔは一定値Ｓに等しい。したがって、その第
１セグメントでは ＶＳ＝Ｃ331Ｒ340Ｓ がなりたつ。他
のキャパシタは、サムライン３３８の信号に大きな影響
を与えない。時定数Ｒ340（Ｃ331＋Ｃ332＋Ｃ333＋Ｃ
334＋Ｃ335）に低い値が選択されているからである。
【００４５】Ｖ２が上昇し始めるとき、Ｖ１は一定とな
り、これにより、メモリキャパシタ３３１は、第１の出
力１２１と他の回路との間で受動的定常的回路を生成す
る。その結果、電圧すなわちサムライン３３８は、上昇
しているＶ２だけに影響される。サムライン電圧は、電
圧Ｖ２をＲ340とＣ332で微分した値に等しい。その結
果、Ｖ２の第２のセグメントはＣ332Ｒ340Ｓに等しい。
【００４６】その後、図６（ａ）〜６（ｅ）に示すよう
に、読み出し信号源１１０が各出力１２３〜１２５に順
次、ランプステップ信号を与える。その結果、信号ＶＳ
は、図６（ｆ）に示すように、メモリキャパシタ３３１
〜３３５の値に比例する電圧レベルをもつセグメント列
を示す。図１に示すメモリ回路１００の場合と同様に、
出力レベルはメモリセル内に記憶された値に対応するも
のである。ただし、この場合には、このような値はメモ
リキャパシタ３３１〜３３５のキャパシタンスによって
代表される。この実施例では、キャパシタンス値は、数
値１〜２０を代表するのに適している。ここに、０．０
１ｐＦキャパシタは数値１を代表し、０．１ｐＦキャパ
シタは数値２０を代表し、隣接値との間隔はほぼ０．０
０５ｐＦとする。この場合も、将来の製造技術の改良に
より間隔の数を増やすことができる。
【００４７】本発明の他の実施例として、図５の回路を
他の読み出し信号源１１０によって動作するように修正
してもよい。読み出し信号をランプステップ信号の形式
で提供するように動作する読み出し信号源を利用する替
わりに、この実施例では、矩形波パルス信号を提供する
ように動作する読み出し信号源を利用する。矩形波パル
ス信号は、低電圧状態から高電圧状態へ急速に推移し、
所定期間の間その高電圧状態を保持し、そして低電圧状
態に急速に推移して戻る信号である。信号源出力１２１
〜１２５に現れる矩形波信号のシーケンスを図７（ａ）
〜７（ｅ）に示す。
【００４８】図５の回路の代替実施例の動作において、
読み出し信号源１１０はその出力１２１〜１２５で矩形
波パルスのシーケンスを出す。図７（ａ）〜７（ｅ）
は、出力１２１〜１２５に現れる信号の波形を示す。こ
こに示す実施例では、矩形波信号は、たとえば振幅５ボ
ルトで、持続時間は約１０〜１００ナノ秒である。シー
ケンスのすべてのパルスは同じ振幅と同じ周期をもつべ
きである。
【００４９】第１の出力１２１が第１の矩形波パルスを
生成する時、そのパルスの急速な立ち上がり時間によっ
てキャパシタ３３１すなわちＣ331からのインパルス応
答が引き起こされる。そのインパルス応答に対して、Ｃ
331は負荷抵抗器についてのみならず他のメモリキャパ
シタＣ332〜Ｃ335についても電圧分割器を形成する。し
かし、負荷抵抗器３４０は、インパルス応答に影響を与
えない程度に十分に大きい値を選択する。適当な抵抗器
を選択するために、Ｒ340（Ｃ331＋Ｃ332＋Ｃ333＋Ｃ
334＋Ｃ335）によって形成される回路の時定数は、矩形
波パルスの周期の少なくとも６〜１０倍である必要があ
る。
【００５０】その結果生ずるサムライン３３８の出力電
圧ＶＳは次式で与えられる。 ＶＳ＝δＣ331／（Ｃ331＋Ｃ332＋Ｃ333＋Ｃ334＋
Ｃ335） ここに、δはＶ１におけるインパルスの大きさであっ
て、５ボルトに等しい。定数Ｋを、 Ｋ＝１／（Ｃ331＋Ｃ332＋Ｃ333＋Ｃ334＋Ｃ335） と定義すると、出力電圧は次式で与えられる。 ＶＳ＝Ｃ331Ｋδ 矩形波パルスの残りの持続時間には、電圧ＶＳは、大き
なＲ340によって生成される時定数が長いために、ほぼ
インパルス電圧に保持される。
【００５１】次に、図７（ａ）に示すように、矩形波パ
ルスの終わりに生成される下向きのインパルスによっ
て、ＶＳは急速にゼロボルトに戻る。Ｖ１の下向きのイ
ンパルスが生じている間、またはその後、出力１２２
は、Ｖ２の中で、他の矩形波パルスの始まりを拡大する
上向きのインパルスを提供する。このときもＶ２の急速
な立ち上がりにより、キャパシタ３３２からのインパル
ス応答が引き起こされる。このとき、キャパシタ３３２
は、他のメモリキャパシタ３３１、３３３、３３４、３
３５および負荷抵抗器３４０とについて電圧分割器を構
成する。インパルス応答はサムライン電圧として ＶＳ
＝Ｃ332ｋδ を提供する。前述の場合と同様に、Ｒ340
によって作られる大きな時定数により、電圧ＶＳは、ほ
ぼインパルス応答電圧に保持される。
【００５２】このようにして、電圧ＶＳは、各メモリキ
ャパシタ３３１〜３３５のキャパシタンスに直接比例す
る電圧レベルの信号セグメントのシーケンス（連続列）
を提供する。それから、出力電圧Ｖ０はバッファ３５０
によってサムライン３３８から分離される。図７は、Ｃ
531＝０．０２ｐＦ、Ｃ532＝０．０１ｐＦ、Ｃ533＝
０．０３ｐＦ、Ｃ534＝０．０１ｐＦ、Ｃ535＝０．０３
ｐＦの場合のサムライン電圧の例を示す。このようなキ
ャパシタンス値によって記憶されるデータは、それぞ
れ、４、２、６、２、６である。
【００５３】図８は、適当な矩形波パルス源５１０の例
を示す。この矩形波パルス源５１０は、たとえば図５の
実施例の中の読み出し信号源１１０として利用できる。
矩形波パルス源５１０は５個の伝搬パルスバッファ５８
１〜５８５を有する。伝搬パルスバッファ５８１〜５８
５は、それぞれ出力接続端子５２１〜５２５の一つを有
し、これら出力接続端子５２１〜５２５はそれぞれ、た
とえば図５のメモリセル３３１〜３３５の一つずつに接
続される。伝搬パルスバッファ５８１については以下に
簡単に説明するが、この回路の動作についてさらに詳し
くは、M. Shoji, "Theory of CMOS Digital Circuits a
nd Circuit Failures," pp. 483-494 (Princeton Univ.
Press 1992) に記載されている。
【００５４】伝搬パルスバッファ５８１は、第１のイン
バータ５７１1とこれに接続された一つの入力５７０と
を有する。第１のインバータ５７１1はさらに第２のイ
ンバータ５７１2に接続され、第２のインバータ５７１2
はさらに第３のインバータ５７１3に、そして第３のイ
ンバータ５７１3はさらに第４のインバータ５７１4に接
続されている。各インバータ５７１1〜５７１4は周知の
２ＦＥＴインバータ構造をもち、それぞれが＋５Ｖdcバ
イアス電圧およびグラウンドに接続されている。伝搬パ
ルスバッファ５８２、５８３、５８４、５８５も同様の
構造である。
【００５５】矩形波パルス源５１０は次のように動作す
る。入力５７０に矩形波パルスクロック信号が供給され
る。インバータ５７１1は、図９（ｂ）に示すように、
その出力として遅延逆変換波のパルス信号ＶAを提供す
る。遅延の程度は、インバータの回路素子の内在キャパ
シタンスによって決定される。図３の回路で採用された
インバータの場合と同様に、インバータの遅延は、構成
するＦＥＴの長さを操作することにより調整できる。
【００５６】インバータ５７１1〜５７１4は、パルスの
長さの約１／ｎ倍の上昇時間を呈する。ここで、ｎは伝
搬パルスバッファ１個あたりのインバータの数である。
バッファあたりの素子の数を減らすことによって回路素
子の数を減らそうとすると、回路内を伝搬するパルスの
能力が犠牲になることがわかる。実際に、パルス遅延を
保持しながら出力パルスの立ち上がり時間を低下させる
ためには、高速インバータを使用すべきであり、バッフ
ァ１個あたりのインバータの数は６ないし１０にまで増
やすことが望ましい。立ち上がり時間を改善すると、メ
モリ回路キャパシタ５３１〜５３５からよりよいインパ
ルス応答を得ることができる。
【００５７】上述の例はすべて、本発明の方法を５個の
メモリセルを１列に並べたものに適用した例である。し
かし、実際の応用では、５個より多くのメモリセルを必
要とすることもある。このようにすれば、上述の原理は
大規模メモリ回路にすぐに適用できる。
【００５８】まず、４０個程度のメモリセルでは、メモ
リ抵抗器でもメモリキャパシタでも、図１および図５の
一列構造により収容できる。たとえば図１において、出
力１２１〜１２５と同様な４０個の出力があり、これら
が４０個のメモリ抵抗器に接続されている。それらメモ
リ抵抗器はすべてサムライン１４０に、そして読み出し
回路に接続される。
【００５９】さらに、そのようなメモリセルの列を数列
集積して、それぞれの列がそれぞれのサムラインに接続
されるようにしてもよい。各時間にそれらのサムライン
のうちの１本だけが選択的に動作する。そのような回路
の例を図１０を参照しながら以下に説明する。図１０
は、７個のメモリからなる列、３列からなるメモリ回路
６００を示す。セルの数は単なる例示であって、もっと
はるかに大きなメモリ回路、たとえば４０個のメモリセ
ルの列が１００列のオーダー（すなわち４０，０００個
のセル）の回路も当業者には容易に実現できる。図１０
の回路要素は全体を単一の集積回路上に実現できる。さ
らに、必要な外部回路を削減するために、適当な読み出
し信号源もその回路内に集積することができる。
【００６０】メモリ回路６００は、３本のサムライン６
２２、６３２、６４２をもつ２次元マトリクスを形成す
る７本の出力線６１０1〜６１０7を有する。７本の出力
線６１０1〜６１０7は、たとえば図３に関連して上述し
たのと同様なランプステップ信号源（図示せず）に接続
される。出力線６１０1〜６１０7それぞれは、第１列の
メモリ抵抗器６２０1〜６２０7のそれぞれに接続され
る。メモリ抵抗器６２０1〜６２０7はさらにサムライン
６２２に接続される。同様に、出力線６１０1〜６１０7
それぞれは、第２列のメモリ抵抗器６３０1〜６３０7の
それぞれに接続され、メモリ抵抗器６３０1〜６３０7は
さらにサムライン６３２に接続される。最後に、出力線
６１０1〜６１０7それぞれは、第３列のメモリ抵抗器６
４０1〜６４０7のそれぞれに接続され、メモリ抵抗器６
４０1〜６４０7はさらにサムライン６４２に接続され
る。
【００６１】サムライン６２２、６３２、６４２はそれ
ぞれ、３個の別個の読み出し選択スイッチ６２４、６３
４、６４４に接続される。スイッチ６２４、６３４、６
４４はそれぞれ、サムライン６２２、６３２、６４２を
読み出し線６５０に接続する。読み出し選択スイッチ６
２４、６３４、６４４はさらに、動作可能なように、そ
れぞれ、３本の選択線６２６、６３６、６４６に接続さ
れる。読み出し線６５０は、読み出し回路６６５に接続
される。読み出し回路６６５は、バッファ６６０とキャ
パシタ６７２と抵抗器６７４とからなる。読み出し線６
５０は、バッファ６６０の入力に接続される。その後バ
ッファ６６０は、キャパシタ６７２と抵抗器６７４とか
ら形成される微分回路に接続される。
【００６２】図１０に示されたメモリ回路の内容は、た
とえば次のように順次読み出される。一般に、メモリ抵
抗器６２０1〜６２０7、６３０1〜６３０7、６４０1〜
６４０7は、順次列ごとに読まれる。このため、同時に
はサムライン６２２、６３２、６４２のうちの１本だけ
が動作しうる。特定のサムラインが動作するとき、これ
に接続されたメモリ抵抗器が、図１の回路の動作につい
て記載されたのと同様な方法で、読み出される。
【００６３】第１列のメモリ抵抗器を読み出すために、
選択線６２６を通じて第１の選択スイッチ６２４に動作
信号が供給される。動作状態となった選択スイッチ６２
４は、電流が第１のサムライン６２２から読み出し線６
５０へ流れるのを許可する。サムライン６２２が読み出
し線に接続されると、図１に関連して上に述べたのと同
様にして、ランプステップ信号のシーケンスが出力６１
０1〜６１０7に提供される。ついで、読み出し回路６６
５が多数セグメントの出力信号を提供する。そのセグメ
ントそれぞれは出力６１０1〜６１０7に提供されるラン
プステップ信号の一つに対応し、図１に関して上に説明
した回路と同様に抵抗器６２０1〜６２０7の抵抗値を示
唆するものである。
【００６４】第１列が読み出されたとき、動作信号波は
１の選択スイッチ６２４から除かれる。そして動作信号
が、選択線６３６を通じて第２の選択スイッチ６３４に
提供され、第１列と同様に第２列が読み出される。第２
列が読み出された後に、第３列が動作し、読み出され
る。
【００６５】上述の実施例ではメモリセルとして抵抗器
とキャパシタを使用したが、他の受動的インピーダンス
機器、たとえばダイオード等も使用できる。ダイオード
のインピーダンス特性は非線形であるが、ドーピングレ
ベルを操作することにより種々のデータ値に対応するよ
うに調整できる。その場合の非線形抵抗値はメモリ内の
データ記憶を代表する。
【００６６】
【発明の効果】本発明によれば、各メモリセルを絶縁し
ながら回路出力に接続するためにＦＥＴ等の手段を必要
としない。また、本発明の他の効果は、メモリセルとし
て受動的インピーダンスを使用することから得られる。
第１に、キャパシタや抵抗器等の受動的インピーダンス
機器は二つの端子をもち、能動素子に比べて必要な接続
が少なくてすむ。第２に、たとえばキャパシタや抵抗器
は、集積回路内に、高い精度で再現することができ、そ
れらのインピーダンス値がそのメモリ内に記憶されるデ
ータを代表させることができる。単純なデジタルすなわ
ちバイナリビットの情報の場合に比べて、インピーダン
ス機器を使用することにより、一つのメモリ内に大きな
範囲の値を有効に記憶することができる。
【図面の簡単な説明】
【図１】本発明によるメモリ回路の一実施例であって、
それぞれに１個ずつの抵抗器を有する５個のメモリセル
の１列を含むものを示す。
【図２】図１に示すメモリ回路装置の通常動作時におけ
る各位置での信号波形を示す図。
【図３】図１に示すメモリ回路装置で採用されるランプ
ステップ信号源の例を示す図。
【図４】図３に示すランプステップ信号源の通常動作時
における種々の出力の信号波形を示す図。
【図５】本発明によるメモリ回路の一実施例であって、
それぞれに１個ずつのキャパシタを有する５個のメモリ
セルの１列を含むものを示す。
【図６】図５に示すメモリ回路装置の通常動作時におけ
る各位置での信号波形を示す図。
【図７】図５に示すメモリ回路装置の他の実施例の通常
動作時における各位置での信号波形を示す図。
【図８】図５に示すメモリ回路装置の代替の実施例とし
て採用される矩形波パルス発生器の一実施例を示す図。
【図９】図８に示す矩形波パルス発生器の通常動作時に
おける各位置での信号波形を示す図。
【図１０】本発明による比較的大規模なメモリ回路の一
実施例を示す図。
【符号の説明】
１００ メモリ回路 １１０ 読み出し信号源 １２１、１２２、１２３、１２４、１２５ 出力 １３１、１３２、１３３、１３４、１３５ メモリ抵
抗器 １３１ａ、１３１ｂ 端子 １４０ サムライン（合計線） １５０ 読み出し回路 １５１ バッファ １５５ 負荷抵抗器 １６２ キャパシタ １６４ 抵抗器 １７０ 出力 ２０１、２０２、２０３、２０４、２０５ 時間セグ
メント ２００、２２０、２４０、２６０、２８０ 遅延バッ
ファ ２１０ システムクロック ２０３、２１３ ｐＦＥＴ ２０４、２１４ ｎＦＥＴ ３３１、３３２、３３３、３３４、３３５ メモリキ
ャパシタ ３３１ａ、３３１ｂ 端子 ３３８ サムライン ３３９ 読み出し回路 ３４０ 負荷抵抗器 ３５０ バッファ ３６０ 回路出力 ５１０ 矩形波パルス源 ５２１、５２２、５２３、５２４、５２５ 出力接続
端子 ５７０ 入力 ５７１1、５７１2、５７１3、５７１4 インバータ ５８１、５８２、５８３、５８４、５８５ パルスバ
ッファ ６００ メモリ回路 ６１０1、６１０2、６１０3、…… ６１０7 出力線 ６２０1、６２０2、６２０3、…… ６２０7 メモリ
抵抗器 ６３０1、６３０2、６３０3、…… ６３０7 メモリ
抵抗器 ６２２、６３２、６４２ サムライン ６２４、６３４、６４４ スイッチ ６２６、６３６、６４６ 選択線 ６５０ 読み出し線 ６６０ バッファ ６６５ 読み出し回路 ６７２ キャパシタ ６７４ 抵抗器

Claims (28)

    【特許請求の範囲】
  1. 【請求項１】 データ値を記憶し、そのメモリ回路内に
    記憶されるデータ値に対応する情報を含む出力信号を生
    成するように動作するメモリ回路において、 複数の出力を有しそれらの出力に読み出し信号のシーケ
    ンスを提供するように動作する読み出し信号源と、 サムラインと、 複数のメモリセルそれぞれが、そのメモリセル内に記憶
    されるデータに対応する受動的インピーダンス値を有
    し、しかも前記複数の読み出し信号源の出力のうちの一
    つと前記サムラインとの間に接続された、その複数のメ
    モリセルと、 前記サムラインに接続され、前記複数のメモリセルに読
    み出し信号のシーケンスが提供されたときに出力信号を
    提供するように動作する読み出し回路であって、その出
    力信号は、それぞれのセグメントが前記メモリセルのう
    ちの１個に記憶されたデータに対応する情報を含む、複
    数のセグメントを有する読み出し回路と、を有し、 前記サムラインと複数のメモリセルとは単一の半導体基
    板内に集積されていることを特徴とする、メモリ回路装
    置。
  2. 【請求項２】 読み出し信号源はさらに、それぞれに入
    力および出力を有する複数の遅延バッファを有し、 それらの遅延バッファは直列に接続され、 前記各出力は前記複数のメモリセルのうちのそれぞれ一
    つと接続され、 前記読み出し信号源は、一連のランプステップ信号を提
    供するように動作しうるものであることを特徴とする請
    求項１の装置。
  3. 【請求項３】 各遅延バッファは、それぞれに入力と出
    力とを有する第１および第２のＣＭＯＳインバータ回路
    を具備し、これら第１および第２のインバータ回路の入
    力は前記遅延バッファ入力であり、前記第１のインバー
    タ回路出力は前記第２のインバータ入力に接続され、前
    記第２のインバータ出力は前記遅延バッファ出力である
    ことを特徴とする請求項２の装置。
  4. 【請求項４】 前記読み出し信号源は、 それぞれに入力および出力を有し、直列に接続され、各
    出力がそれぞれ前記複数のメモリセルの一つに接続され
    た、伝搬バッファを有し、 前記読み出し信号源は、一連の矩形波パルス信号を提供
    するように動作しうることを特徴とする請求項１の装
    置。
  5. 【請求項５】 各伝搬バッファが少なくとも４個のＣＭ
    ＯＳインバータ回路を有し、各インバータ回路は入力お
    よび出力を有し、前記ＣＭＯＳインバータ回路は直列に
    接続されていることを特徴とする請求項４の装置。
  6. 【請求項６】 前記複数のメモリセルの少なくとも一つ
    は抵抗器を有し、そのメモリセルの抵抗値はそこに記憶
    されている情報を代表するものであることを特徴とする
    請求項１の装置。
  7. 【請求項７】 前記一連の読み出し信号のうちの少なく
    とも一つはランプステップ信号であることを特徴とする
    請求項６の装置。
  8. 【請求項８】 前記読み出し回路はさらに、前記サムラ
    インに現れる信号を微分するように動作しうる微分回路
    を有することを特徴とする請求項６の装置。
  9. 【請求項９】 前記メモリセルの抵抗値は１００ｋΩと
    ２０ＭΩの間であることを特徴とする請求項６の装置。
  10. 【請求項１０】 前記複数のメモリセルのうちの少なく
    とも一つはキャパシタを有し、そのメモリセルのキャパ
    シタンス値はそこに記憶される情報を代表するものであ
    ることを特徴とする請求項１の装置。
  11. 【請求項１１】 前記読み出し回路は、さらにバッファ
    に接続された抵抗器を有するものであることを特徴とす
    る請求項１０の装置。
  12. 【請求項１２】 前記一連の読み出し信号のうちの少な
    くとも一つは矩形波パルス信号を有するものであること
    を特徴とする請求項１０の装置。
  13. 【請求項１３】 前記キャパシタンスの値は０．０１ｐ
    Ｆと０．１ｐＦの間であることを特徴とする請求項１０
    の装置。
  14. 【請求項１４】 前記読み出し信号源と、前記複数のメ
    モリセルと、前記サムラインと、前記読み出し回路と
    が、単一の半導体基板上に集積されていることを特徴と
    する請求項１の装置。
  15. 【請求項１５】 データ値を記憶するメモリ回路装置で
    あって、一連の読み出し信号を受信して、そのメモリ回
    路内に記憶されたデータ値に対応する情報を含む出力信
    号を提供するように動作する、そのメモリ回路装置にお
    いて、 前記メモリ回路装置は、 複数の出力をもち、その複数の出力において一連の読み
    出し信号を提供するように動作する、読み出し信号源
    と、 複数のサムラインと、 読み出し線と、 それぞれが前記複数のサムラインの一つを前記読み出し
    線に接続する複数の選択スイッチと、 複数のメモリセルであって、それぞれのメモリセルがそ
    の中に記憶されるデータに対応するインピーダンス値を
    有し、各メモリセルが前記複数の読み出し信号源の出力
    のうちの一つと前記複数のサムラインのうちの一つとの
    間に接続された、その複数のメモリセルと、 前記読み出し線に接続された読み出し回路であって、一
    連の読み出し信号が前記複数のメモリセルに提供された
    ときに、前記複数のメモリセルのうちの一つに記憶され
    たデータに対応する情報をそれぞれに含む複数のセグメ
    ントを有する出力信号を生成するように動作する読み出
    し回路と、 を有し、 前記サムラインと、複数のメモリセルと、読み出し回路
    とがすべて単一の半導体基板内に集積されていることを
    特徴とするメモリ回路装置。
  16. 【請求項１６】 複数の非バイナリデータ値を記憶する
    ように動作するメモリ回路装置において、 前記メモリ回路装置は、 ａ）複数の出力を有しかつそれらの出力に一連の読み出
    し信号を生成するように動作する、読み出し信号源と、 ｂ）複数のメモリセルであって、その中に記憶された前
    記非バイナリデータ源を代表する受動インピーダンス値
    をそれぞれが有し、それぞれが別個の読み出し信号源出
    力に直接接続される、複数のメモリセルと、 ｃ）前記複数のメモリセルのそれぞれに接続されたサム
    ラインと、 ｄ）そのサムラインに接続された読み出し回路と、 を有し、 前記複数のメモリセルと、サムラインと、読み出し回路
    とがすべて単一の半導体基板内に集積されていることを
    特徴とするメモリ回路装置。
  17. 【請求項１７】 前記複数のメモリセルのうちの少なく
    とも一つはさらに、そのメモリセル内に記憶されるデー
    タを代表する抵抗値をもつ抵抗器を具備することを特徴
    とする請求項１６の回路。
  18. 【請求項１８】 前記読み出し回路は微分回路を含むこ
    とを特徴とする請求項１７の回路。
  19. 【請求項１９】 前記複数のメモリセルのうちの少なく
    とも一つはさらに、そのメモリセル内に記憶されるデー
    タを代表するキャパシタンス値をもつキャパシタを具備
    することを特徴とする請求項１７の回路。
  20. 【請求項２０】 前記読み出し信号源はさらに、それぞ
    れに入力と出力をもつ、直列に接続された複数の遅延バ
    ッファを有し、 各遅延バッファ出力は前記複数の読み出し信号出力に接
    続されているかまたは接続されるようになっており、 前記読み出し信号源は一連のランプステップ信号を提供
    するように動作することを特徴とする請求項１７の回
    路。
  21. 【請求項２１】 前記遅延バッファそれぞれは第１と第
    ２のＣＭＯＳインバータ回路を有し、それら各インバー
    タ回路は入力と出力を有し、前記第１のインバータ回路
    の入力は遅延バッファ入力を具備し、前記第１のインバ
    ータ回路の出力は前記第２のインバータ回路の入力に接
    続され、前記第２のインバータ回路の出力は遅延バッフ
    ァ出力を具備することを特徴とする請求項２０の回路。
  22. 【請求項２２】 前記読み出し信号源はさらに、 それぞれに入力および出力を有しかつ直列に接続され
    た、複数の伝搬バッファを有し、 各伝搬バッファの出力は前記複数の読み出し信号源の出
    力のうちの一つに接続され、 前記読み出し信号源は、一連の矩形波パルス信号を提供
    するように動作するものであることを特徴とする請求項
    １６の回路。
  23. 【請求項２３】 前記伝搬バッファそれぞれは少なくと
    も４個のＣＭＯＳインバータ回路を有し、それら各イン
    バータ回路は、入力と出力を有しかつ直列に接続されて
    いること、を特徴とする請求項２２の回路。
  24. 【請求項２４】 前記抵抗値は、前記メモリセル内に記
    憶されたデータの値に比例すること、を特徴とする請求
    項１７の回路。
  25. 【請求項２５】 前記抵抗値は、１００ｋΩと２０ＭΩ
    との間にあることを特徴とする請求項１７の回路。
  26. 【請求項２６】 複数のメモリセルを有するメモリ回路
    内に記憶されたデータ値を取得する方法において、 前記複数のメモリセルのそれぞれは、その中に記憶され
    たデータを代表する抵抗値を有し、かつランプステップ
    信号源およびサムラインに接続されており、 前記方法は、 ａ）前記第１メモリセルの抵抗値に比例する上昇率で前
    記サムラインの電圧を上昇させるように、第１のランプ
    ステップ信号を生成してその信号を第１のメモリセルに
    供給するステップと、 ｂ）前記第１のメモリセルの抵抗値に比例する出力電圧
    を提供するように、前記サムライン電圧を微分するステ
    ップと、 ｃ）次のメモリセルの抵抗値に比例する上昇率で前記サ
    ムラインの電圧を上昇させるように、次のランプステッ
    プ信号を生成してその信号を前記次のメモリセルに供給
    するステップと、 ｄ）前記次のメモリセルの抵抗値に比例する出力電圧を
    提供するように、前記サムライン電圧を微分するステッ
    プと、 ｅ）前記複数のメモリセルのそれぞれについて前記ｃ）
    およびｄ）のステップを繰り返すステップとを具備する
    ことを特徴とする方法。
  27. 【請求項２７】 複数のメモリセルを有するメモリ回路
    内に記憶されたデータ値を取得する方法において、 前記複数のメモリセルのそれぞれは、その中に記憶され
    たデータを代表するキャパシタンス値を有し、かつラン
    プステップ信号源およびサムラインに接続されており、 前記方法は、 ａ）第１のランプステップ信号を生成してその信号を第
    １のメモリセルに供給するステップと、 ｂ）前記第１のメモリセルのキャパシタンス値に比例す
    る出力電圧を提供するように、微分抵抗器を有する微分
    回路と前記第１のメモリセルとを用いて前記第１のラン
    プステップ信号を微分するステップと、 ｃ）次のランプステップ信号を生成してその信号を次の
    メモリセルに供給するステップと、 ｄ）次のメモリセルのキャパシタンス値に比例する出力
    電圧を提供するように、微分抵抗器を有する微分回路と
    前記次のメモリセルとを用いて前記次のランプステップ
    信号を微分するステップと、 ｅ）前記複数のメモリセルのそれぞれについて前記ｃ）
    およびｄ）のステップを繰り返すステップとを具備する
    ことを特徴とする方法。
  28. 【請求項２８】 複数のメモリセルを有するメモリ回路
    内に記憶されたデータ値を取得する方法において、 前記複数のメモリセルのそれぞれは、その中に記憶され
    たデータを代表するキャパシタンス値を有し、かつ矩形
    波パルス信号源およびサムラインに接続されており、 前記方法は、 ａ）第１のメモリセルのキャパシタンス値に比例するサ
    ムライン電圧を提供するように、第１の矩形波パルス信
    号を生成してその信号を第１のメモリセルに供給するス
    テップと、 ｂ）次のメモリセルのキャパシタンス値に比例するサム
    ライン電圧を提供するように、次の矩形波パルス信号を
    生成し、その矩形波パルス信号を次のメモリセルに供給
    するステップと、 ｃ）前記複数のメモリセルのそれぞれについて前記ｂ）
    のステップを繰り返すステップとを具備することを特徴
    とする方法。
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