JPH1069775A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH1069775A JPH1069775A JP8229123A JP22912396A JPH1069775A JP H1069775 A JPH1069775 A JP H1069775A JP 8229123 A JP8229123 A JP 8229123A JP 22912396 A JP22912396 A JP 22912396A JP H1069775 A JPH1069775 A JP H1069775A
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- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
Abstract
(57)【要約】
【課題】高速化とノイズマージンの向上、さらにデジッ
ト線毎の周辺トランジスタ素子数の削減を図る。 【解決手段】プリチャード回路ＰＣＡが、各々のゲート
が前記デジット選択信号線に各々のドレインがデジット
線ＤＡ，ＤＡＢの各々に各々のソースが定電圧ＶＲを供
給する定電圧発生回路ＶＲＧ１にそれぞれ接続し非選択
時に導通するｐＭＯＳ型のトランジスタＭ６，Ｍ７を備
える。
ト線毎の周辺トランジスタ素子数の削減を図る。 【解決手段】プリチャード回路ＰＣＡが、各々のゲート
が前記デジット選択信号線に各々のドレインがデジット
線ＤＡ，ＤＡＢの各々に各々のソースが定電圧ＶＲを供
給する定電圧発生回路ＶＲＧ１にそれぞれ接続し非選択
時に導通するｐＭＯＳ型のトランジスタＭ６，Ｍ７を備
える。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特にスタティック・ランダム・アクセス・メモリ
（ＳＲＡＭ）などの半導体記憶装置に関する。
し、特にスタティック・ランダム・アクセス・メモリ
（ＳＲＡＭ）などの半導体記憶装置に関する。
【０００２】
【従来の技術】高速メモリでは、選択されたメモリセル
の情報がデジット線上に読み出され、それら複数の信号
をスイッチ回路すなわちデジット線選択回路を介してバ
ス線に伝える形式が取られている。このデジット線選択
回路と、選択状態になる以前のデジット線電位を設定す
るプリチャージ回路はメモリセルのピッチに合わせてレ
イアウトされるため、これらデジット線選択回路及びプ
リチャージ回路部分の回路規模がチップ面積全体に与え
る影響は大きい。メモリの微細化、高速化が急速に進む
につれ、上記回路規模を抑えつつ動作マージンを拡大し
たり高速化を実現する技術が重要になってきている。
の情報がデジット線上に読み出され、それら複数の信号
をスイッチ回路すなわちデジット線選択回路を介してバ
ス線に伝える形式が取られている。このデジット線選択
回路と、選択状態になる以前のデジット線電位を設定す
るプリチャージ回路はメモリセルのピッチに合わせてレ
イアウトされるため、これらデジット線選択回路及びプ
リチャージ回路部分の回路規模がチップ面積全体に与え
る影響は大きい。メモリの微細化、高速化が急速に進む
につれ、上記回路規模を抑えつつ動作マージンを拡大し
たり高速化を実現する技術が重要になってきている。
【０００３】一般的なこの種の高速ＲＡＭである従来の
半導体記憶装置のメモリセル周りの回路を回路図で示す
図９を参照すると、この従来の半導体記憶装置は、複数
のワード線ＷＬと複数のデジット線対Ｄ，バー（Ｂ）Ｄ
のマトリックスの各交点に配置したフリップフロップか
ら成るメモリセルＭＣを備える。
半導体記憶装置のメモリセル周りの回路を回路図で示す
図９を参照すると、この従来の半導体記憶装置は、複数
のワード線ＷＬと複数のデジット線対Ｄ，バー（Ｂ）Ｄ
のマトリックスの各交点に配置したフリップフロップか
ら成るメモリセルＭＣを備える。
【０００４】デジット線対Ｄ，ＢＤには、各ゲートがプ
リチャージ制御信号ｐｃの供給を受けるようプリチャー
ジ制御信号線ＰＣＬに接続され非選択時にデジット線の
電圧を固定するプリチャージ用のトランジスタＭ３，Ｍ
４及びデジット線対Ｄ，ＢＤを完全に同電位にするため
のイコライズ用のトランジスタＭ５とトランジスタＭ
３，Ｍ４に並列接続されプリチャージ制御信号ｐｃで制
御されないつまり通常オンのトランジスタＭ４６，Ｍ４
７から成りこれらのトランジスタＭ４６，Ｍ４７のデジ
ット線側端子に対する逆側端子が電源電圧ＶＣＣに接続
されているクランプ回路ＹＣとを含むプリチャージ回路
ＰＣと、各ゲートがデジット選択信号Ｙに接続され複数
本のデジット線の１つを選択しデータバス線ＲＢ，ＲＢ
Ｂに接続するスイッチ用のトランジスタＭ１，Ｍ２から
成るデジット線選択回路ＹＳＷとを接続する。この例で
はトランジスタＭ１〜Ｍ５，Ｍ４６，Ｍ４７は全てｎＭ
ＯＳトランジスタである。バス線ＲＢ，ＲＢＢの先には
センスアンプＳＡと書込み駆動回路ＷＤとが接続されて
いる。
リチャージ制御信号ｐｃの供給を受けるようプリチャー
ジ制御信号線ＰＣＬに接続され非選択時にデジット線の
電圧を固定するプリチャージ用のトランジスタＭ３，Ｍ
４及びデジット線対Ｄ，ＢＤを完全に同電位にするため
のイコライズ用のトランジスタＭ５とトランジスタＭ
３，Ｍ４に並列接続されプリチャージ制御信号ｐｃで制
御されないつまり通常オンのトランジスタＭ４６，Ｍ４
７から成りこれらのトランジスタＭ４６，Ｍ４７のデジ
ット線側端子に対する逆側端子が電源電圧ＶＣＣに接続
されているクランプ回路ＹＣとを含むプリチャージ回路
ＰＣと、各ゲートがデジット選択信号Ｙに接続され複数
本のデジット線の１つを選択しデータバス線ＲＢ，ＲＢ
Ｂに接続するスイッチ用のトランジスタＭ１，Ｍ２から
成るデジット線選択回路ＹＳＷとを接続する。この例で
はトランジスタＭ１〜Ｍ５，Ｍ４６，Ｍ４７は全てｎＭ
ＯＳトランジスタである。バス線ＲＢ，ＲＢＢの先には
センスアンプＳＡと書込み駆動回路ＷＤとが接続されて
いる。
【０００５】次に、図９を参照して、従来の半導体記憶
装置の動作について説明すると、まず、読出し時には、
任意のワード線ＷＬが選択され、そこに接続されるメモ
リセルＭＣは全てオンしそれぞれのデジット線対Ｄ，Ｂ
Ｄの一方からメモリセルＭＣに電流が流れ込み、デジッ
ト線対Ｄ，ＤＢの一方がこの電流により電位低下しデジ
ット線対Ｄ，ＤＢ間に電位差が生じる。複数のデジット
線上のこの電位差情報をデジット選択信号Ｙ（以下Ｙ信
号）により選択しそのデジット線選択回路ＹＳＷのみを
オンさせることで、バス線ＲＢ，ＲＢＢ上に伝え、これ
をセンスアンプＳＡが増幅し出力することによりデータ
読出しされる。
装置の動作について説明すると、まず、読出し時には、
任意のワード線ＷＬが選択され、そこに接続されるメモ
リセルＭＣは全てオンしそれぞれのデジット線対Ｄ，Ｂ
Ｄの一方からメモリセルＭＣに電流が流れ込み、デジッ
ト線対Ｄ，ＤＢの一方がこの電流により電位低下しデジ
ット線対Ｄ，ＤＢ間に電位差が生じる。複数のデジット
線上のこの電位差情報をデジット選択信号Ｙ（以下Ｙ信
号）により選択しそのデジット線選択回路ＹＳＷのみを
オンさせることで、バス線ＲＢ，ＲＢＢ上に伝え、これ
をセンスアンプＳＡが増幅し出力することによりデータ
読出しされる。
【０００６】この動作を高速に行うためには、メモリセ
ルが選択される直前までデジット線の電位差を０Ｖにし
ておき、選択後はデジット線をＨレベルにプリチャージ
するプリチャージ回路のトランジスタの能力を低くした
方がよい。したがって、プリチャージ回路ＰＣのトラン
ジスタＭ３〜Ｍ５を、プリチャージ制御信号ｐｃで選択
される直前にＬレベルにしてオフにすることでこれを実
現している。プリチャージ制御信号ｐｃはデジット線対
に共通なので、隣接の非選択デジット線との間のノイズ
による影響を削減する必要がある。また、ロングサイク
ル動作時にはデジット線のＬレベルが下がりすぎたり、
Ｈレベルが低下してこないように飽和電位を安定させる
必要がある。そこで選択後もクランプ回路ＹＣのトラン
ジスタＭ４６とＭ４７はオンし続ける。ただし、このロ
ングサイクル対策は、内部のメモリセル選択（ワード線
ＷＬのＨレベル時間）を短時間のパルスにて実施する、
いわゆるパルスワード方式にすることにより対策は可能
となる。
ルが選択される直前までデジット線の電位差を０Ｖにし
ておき、選択後はデジット線をＨレベルにプリチャージ
するプリチャージ回路のトランジスタの能力を低くした
方がよい。したがって、プリチャージ回路ＰＣのトラン
ジスタＭ３〜Ｍ５を、プリチャージ制御信号ｐｃで選択
される直前にＬレベルにしてオフにすることでこれを実
現している。プリチャージ制御信号ｐｃはデジット線対
に共通なので、隣接の非選択デジット線との間のノイズ
による影響を削減する必要がある。また、ロングサイク
ル動作時にはデジット線のＬレベルが下がりすぎたり、
Ｈレベルが低下してこないように飽和電位を安定させる
必要がある。そこで選択後もクランプ回路ＹＣのトラン
ジスタＭ４６とＭ４７はオンし続ける。ただし、このロ
ングサイクル対策は、内部のメモリセル選択（ワード線
ＷＬのＨレベル時間）を短時間のパルスにて実施する、
いわゆるパルスワード方式にすることにより対策は可能
となる。
【０００７】書込み時にもワード線ＷＬとＹ信号でメモ
リセルが選択され、プリチャージ制御信号ｐｃでその直
前にプリチャージ回路ＰＣのトランジスタＭ３〜Ｍ５が
オフになることは読出し時と同一である。書込みデータ
は駆動回路ＷＤによりバス線ＲＢ，ＲＢＢのどちらか一
方をＬレベルに引き下げることで、デジット線選択回路
ＹＳＷを介してデジット線の一方が最低電源電圧（ＧＮ
Ｄ）のＬレベルまで引き下げられ、選択されたメモリセ
ル内のフリップフロップを反転させ情報の書き換えを行
う。書込み動作時の高速性は、このデジット線の低下と
書込み後の回復速度により決まる。この回路ではプリチ
ャージトランジスタがｎＭＯＳで形成されているため、
プリチャージ状態のデジット線電位が電源電圧ＶＣＣか
らｎＭＯＳトランジスタのしきい値電圧（Ｖｔｎ）を差
引いた電圧ＶＣＣ−Ｖｔｎになっており、書込み時のデ
ジット線の電位振幅が電源電圧ＶＣＣより小さくでき高
速化しやすくなる。さらに、デジット線の引き下げを急
速に行うためにプリチャージトランジスタの能力を小さ
くすることと、回復時には逆にデジット線電位を急速に
引き上げるために能力を上げる必要があり、これをプリ
チャージ制御信号ｐｃにて実施している。
リセルが選択され、プリチャージ制御信号ｐｃでその直
前にプリチャージ回路ＰＣのトランジスタＭ３〜Ｍ５が
オフになることは読出し時と同一である。書込みデータ
は駆動回路ＷＤによりバス線ＲＢ，ＲＢＢのどちらか一
方をＬレベルに引き下げることで、デジット線選択回路
ＹＳＷを介してデジット線の一方が最低電源電圧（ＧＮ
Ｄ）のＬレベルまで引き下げられ、選択されたメモリセ
ル内のフリップフロップを反転させ情報の書き換えを行
う。書込み動作時の高速性は、このデジット線の低下と
書込み後の回復速度により決まる。この回路ではプリチ
ャージトランジスタがｎＭＯＳで形成されているため、
プリチャージ状態のデジット線電位が電源電圧ＶＣＣか
らｎＭＯＳトランジスタのしきい値電圧（Ｖｔｎ）を差
引いた電圧ＶＣＣ−Ｖｔｎになっており、書込み時のデ
ジット線の電位振幅が電源電圧ＶＣＣより小さくでき高
速化しやすくなる。さらに、デジット線の引き下げを急
速に行うためにプリチャージトランジスタの能力を小さ
くすることと、回復時には逆にデジット線電位を急速に
引き上げるために能力を上げる必要があり、これをプリ
チャージ制御信号ｐｃにて実施している。
【０００８】デジット線電位を電源電圧ＶＣＣ−Ｖｔｎ
の中間電位にしているもう一つの理由は回路素子数の削
減を可能とするためである。このデジット線電位は、読
出し時にＨレベルとなり、Ｌレベルはこれより数１００
ｍＶ低くなるので、バス線ＲＢ，ＲＢＢに電位を伝える
スイッチ用のトランジスタをｎＭＯＳのみにしても、し
きい値以上のソース・ゲート間電圧が与えられるためオ
ン可能な条件となる。もちろん、書込み状態はデジット
線やバス線をＧＮＤまで下げるのでこのスイッチトラン
ジスタがｎＭＯＳのみであることは問題ない。したがっ
て、このようにデジット線対あたり７個の少ないトラン
ジスタＭ１〜Ｍ５，Ｍ４６，Ｍ４７のみで必要とされる
回路動作が実現可能となっている。
の中間電位にしているもう一つの理由は回路素子数の削
減を可能とするためである。このデジット線電位は、読
出し時にＨレベルとなり、Ｌレベルはこれより数１００
ｍＶ低くなるので、バス線ＲＢ，ＲＢＢに電位を伝える
スイッチ用のトランジスタをｎＭＯＳのみにしても、し
きい値以上のソース・ゲート間電圧が与えられるためオ
ン可能な条件となる。もちろん、書込み状態はデジット
線やバス線をＧＮＤまで下げるのでこのスイッチトラン
ジスタがｎＭＯＳのみであることは問題ない。したがっ
て、このようにデジット線対あたり７個の少ないトラン
ジスタＭ１〜Ｍ５，Ｍ４６，Ｍ４７のみで必要とされる
回路動作が実現可能となっている。
【０００９】しかし、この従来のプリチャージ回路ＰＣ
とクランプ回路ＹＣとＹＳＷとを含むデジット線周辺回
路は、読出しや書込み時にデジット線電位を下げる速度
をさらに高速化することが容易ではない。この理由は、
選択時にプリチャージ回路の一部であるクランプ回路Ｙ
ＣのトランジスタＭ４６，Ｍ４７が通常オンの状態で残
っているためで、特に読出し時に顕著になる。デジット
線の大容量を駆動している小さなメモリセル電流に対
し、この通常オンのクランプ回路ＹＣのトランジスタＭ
４６，Ｍ４７によるデジット線への電荷の充電が無視で
きず、デジット線の電位差の発生を鈍らせることにな
る。
とクランプ回路ＹＣとＹＳＷとを含むデジット線周辺回
路は、読出しや書込み時にデジット線電位を下げる速度
をさらに高速化することが容易ではない。この理由は、
選択時にプリチャージ回路の一部であるクランプ回路Ｙ
ＣのトランジスタＭ４６，Ｍ４７が通常オンの状態で残
っているためで、特に読出し時に顕著になる。デジット
線の大容量を駆動している小さなメモリセル電流に対
し、この通常オンのクランプ回路ＹＣのトランジスタＭ
４６，Ｍ４７によるデジット線への電荷の充電が無視で
きず、デジット線の電位差の発生を鈍らせることにな
る。
【００１０】また、電源電圧ＶＣＣに電源ノイズが発生
した場合、動作上の問題が生じる。つまり、動作途中で
電源電圧ＶＣＣが低下するとプリチャージ制御信号ｐｃ
やＹ信号のＨレベルも低下するため、これは相対的にデ
ジット線が浮き上がった形となる。こうなるとプリチャ
ージ回路ＰＣやデジット線選択回路ＹＳＷのｎＭＯＳの
ソース電圧が浮き上がったのと等価なので、これらトラ
ンジスタがオフしてしまい読出しが不可能となってしま
う。
した場合、動作上の問題が生じる。つまり、動作途中で
電源電圧ＶＣＣが低下するとプリチャージ制御信号ｐｃ
やＹ信号のＨレベルも低下するため、これは相対的にデ
ジット線が浮き上がった形となる。こうなるとプリチャ
ージ回路ＰＣやデジット線選択回路ＹＳＷのｎＭＯＳの
ソース電圧が浮き上がったのと等価なので、これらトラ
ンジスタがオフしてしまい読出しが不可能となってしま
う。
【００１１】このノイズ問題は、電源電圧ＶＣＣ低下と
いう電源起因によるものだけではなく、書込み回復時の
デジット線の引き上げ時に隣接デジットに与えるカップ
リングノイズに起因した場合でも見られる。実際の微細
パターンにおいてはデジット線を構成する金属配線間に
は寄生容量が存在するので、これがカップリング容量と
して働き、隣のデジット線の電位上昇をまねく。一旦上
昇したデジット線の電位は、選択時の何らかの手段（メ
モリセル電流やワード線ＷＬでの駆動）がなければ低下
しないので、デジット線Ｄ，ＤＢ間に電位差が生じた状
態すなわちオフセット電圧が残ってしまう。そして、次
の読出しでこのオフセット電圧に対して逆データを読み
出そうとした場合、大きな遅れが発生してしまう。
いう電源起因によるものだけではなく、書込み回復時の
デジット線の引き上げ時に隣接デジットに与えるカップ
リングノイズに起因した場合でも見られる。実際の微細
パターンにおいてはデジット線を構成する金属配線間に
は寄生容量が存在するので、これがカップリング容量と
して働き、隣のデジット線の電位上昇をまねく。一旦上
昇したデジット線の電位は、選択時の何らかの手段（メ
モリセル電流やワード線ＷＬでの駆動）がなければ低下
しないので、デジット線Ｄ，ＤＢ間に電位差が生じた状
態すなわちオフセット電圧が残ってしまう。そして、次
の読出しでこのオフセット電圧に対して逆データを読み
出そうとした場合、大きな遅れが発生してしまう。
【００１２】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置は、選択時にクランプ回路のトランジスタが通
常オンの状態で残っているためデジット線へ電荷の充電
が無視できず、このデジット線の電位差の立上がりを鈍
化させることにより読出しや書込み時のデジット線電位
の立下げ速度の高速化の抑圧要因となるという欠点があ
った。
記憶装置は、選択時にクランプ回路のトランジスタが通
常オンの状態で残っているためデジット線へ電荷の充電
が無視できず、このデジット線の電位差の立上がりを鈍
化させることにより読出しや書込み時のデジット線電位
の立下げ速度の高速化の抑圧要因となるという欠点があ
った。
【００１３】また、電源ノイズや隣接デジット線からの
カップリングノイズの影響により相対的にデジット線電
位が変動しデータの読出し不能等の誤動作を発生すると
いう欠点があった。
カップリングノイズの影響により相対的にデジット線電
位が変動しデータの読出し不能等の誤動作を発生すると
いう欠点があった。
【００１４】本発明の目的は、デジット線電位を中間電
位に設定する回路形式をとり、また、デジット線対当り
のトランジスタ数を従来回路程度以下に抑制しつつ、こ
れらの問題を解決し高速動作を実現する半導体記憶装置
を提供することにある。
位に設定する回路形式をとり、また、デジット線対当り
のトランジスタ数を従来回路程度以下に抑制しつつ、こ
れらの問題を解決し高速動作を実現する半導体記憶装置
を提供することにある。
【００１５】
【課題を解決するための手段】本発明の半導体記憶装置
は、複数のワード線とそれぞれ複数の第１，第２の相補
のデジット線対とから成るマトリックスの各交点に配置
したメモリセルを備えるメモリセルアレイと、前記第
１，第２のデジット線の各々に接続し非選択時に各々の
ゲートがプリチャージ制御信号の供給を受けてこれら第
１，第２のデジット線の各々に第１の電源電位と第２の
電源電位との中間の電位であるプリチャージ電圧を設定
する第１の導電型の第１，第２のトランジスタとを含む
プリチャージ回路と、各ゲートがデジット選択信号線に
接続されデジット線選択信号の供給に応答して前記第
１，第２のデジット線の各々を相補の第１，第２のデー
タバス線にそれぞれ接続するスイッチ用の第１の導電型
の第３，第４のトランジスタとを含むデジット線選択回
路とを備える半導体集積回路において、前記プリチャー
ド回路が、各々のゲートが前記デジット選択信号線に各
々のドレインが前記第１，第２のデジット線の各々に各
々のソースが予め定めた定電圧を供給する定電圧発生回
路にそれぞれ接続し前記非選択時に導通する第２の導電
型の第５，第６のトランジスタを備えて構成されてい
る。
は、複数のワード線とそれぞれ複数の第１，第２の相補
のデジット線対とから成るマトリックスの各交点に配置
したメモリセルを備えるメモリセルアレイと、前記第
１，第２のデジット線の各々に接続し非選択時に各々の
ゲートがプリチャージ制御信号の供給を受けてこれら第
１，第２のデジット線の各々に第１の電源電位と第２の
電源電位との中間の電位であるプリチャージ電圧を設定
する第１の導電型の第１，第２のトランジスタとを含む
プリチャージ回路と、各ゲートがデジット選択信号線に
接続されデジット線選択信号の供給に応答して前記第
１，第２のデジット線の各々を相補の第１，第２のデー
タバス線にそれぞれ接続するスイッチ用の第１の導電型
の第３，第４のトランジスタとを含むデジット線選択回
路とを備える半導体集積回路において、前記プリチャー
ド回路が、各々のゲートが前記デジット選択信号線に各
々のドレインが前記第１，第２のデジット線の各々に各
々のソースが予め定めた定電圧を供給する定電圧発生回
路にそれぞれ接続し前記非選択時に導通する第２の導電
型の第５，第６のトランジスタを備えて構成されてい
る。
【００１６】
【発明の実施の形態】次に、本発明の第１の実施の形態
を図９と共通の構成要素には共通の参照文字／数字を付
して同様に回路図で示す図１を参照すると、この図に示
す本実施の形態の半導体記憶装置は、従来と共通の複数
のワード線ＷＬと複数のデジット線対Ｄ，バー（Ｂ）Ｄ
のマトリックスの各交点に配置したメモリセルＭＣと、
デジット線対Ｄ，ＢＤに接続しトランジスタＭ１，Ｍ２
から成るデジット線選択回路ＹＳＷとバス線ＲＢ，ＲＢ
Ｂの先に接続したセンスアンプＳＡと、書込み駆動回路
ＷＤとに加えて、従来と共通のトランジスタＭ３〜Ｍ５
とトランジスタＭ３，Ｍ４に並列接続され各々のゲート
がトランジスタＭ１，Ｍ２のゲートにすなわちデジット
線選択信号Ｙに共通接続されたｐＭＯＳトランジスタＭ
６，Ｍ７から成りこれらのトランジスタＭ６，Ｍ７のド
レインはデジット線対Ｄ，ＢＤの各々にソースは定電圧
発生回路ＶＲＧ１で発生した定電圧ＶＲに接続されてい
るクランプ回路ＣＡとを含むプリチャージ回路ＰＣＡを
備える。
を図９と共通の構成要素には共通の参照文字／数字を付
して同様に回路図で示す図１を参照すると、この図に示
す本実施の形態の半導体記憶装置は、従来と共通の複数
のワード線ＷＬと複数のデジット線対Ｄ，バー（Ｂ）Ｄ
のマトリックスの各交点に配置したメモリセルＭＣと、
デジット線対Ｄ，ＢＤに接続しトランジスタＭ１，Ｍ２
から成るデジット線選択回路ＹＳＷとバス線ＲＢ，ＲＢ
Ｂの先に接続したセンスアンプＳＡと、書込み駆動回路
ＷＤとに加えて、従来と共通のトランジスタＭ３〜Ｍ５
とトランジスタＭ３，Ｍ４に並列接続され各々のゲート
がトランジスタＭ１，Ｍ２のゲートにすなわちデジット
線選択信号Ｙに共通接続されたｐＭＯＳトランジスタＭ
６，Ｍ７から成りこれらのトランジスタＭ６，Ｍ７のド
レインはデジット線対Ｄ，ＢＤの各々にソースは定電圧
発生回路ＶＲＧ１で発生した定電圧ＶＲに接続されてい
るクランプ回路ＣＡとを含むプリチャージ回路ＰＣＡを
備える。
【００１７】次に、図１を参照して本実施の形態の動作
について説明すると、まず、読出し時には従来と同様
に、任意のワード線ＷＬが選択され、そこに接続される
メモリセルＭＣは全てオンしそれぞれのデジット線対
Ｄ，ＢＤの一方からメモリセルＭＣに電流が流れ込み、
デジット線対Ｄ，ＤＢの一方がこの電流により電位低下
しデジット線対Ｄ，ＤＢ間に電位差が生じる。複数のデ
ジット線上のこの電位差情報をデジット選択信号Ｙ（以
下信号Ｙ、ここでは説明の便宜上信号Ｙ１とする）をＨ
レベル他をＬレベルとすることにより選択しそのデジッ
ト線選択回路ＹＳＷ１のトランジスタＭ１，Ｍ２のみを
オンさせることで、バス線ＲＢ，ＲＢＢ上に伝え、これ
をセンスアンプＳＡが増幅し出力することによりデータ
読出しされる。
について説明すると、まず、読出し時には従来と同様
に、任意のワード線ＷＬが選択され、そこに接続される
メモリセルＭＣは全てオンしそれぞれのデジット線対
Ｄ，ＢＤの一方からメモリセルＭＣに電流が流れ込み、
デジット線対Ｄ，ＤＢの一方がこの電流により電位低下
しデジット線対Ｄ，ＤＢ間に電位差が生じる。複数のデ
ジット線上のこの電位差情報をデジット選択信号Ｙ（以
下信号Ｙ、ここでは説明の便宜上信号Ｙ１とする）をＨ
レベル他をＬレベルとすることにより選択しそのデジッ
ト線選択回路ＹＳＷ１のトランジスタＭ１，Ｍ２のみを
オンさせることで、バス線ＲＢ，ＲＢＢ上に伝え、これ
をセンスアンプＳＡが増幅し出力することによりデータ
読出しされる。
【００１８】このメモリセル選択直前まではプリチャー
ジ制御信号ｐｃはＨレベルになっており、プリチャージ
回路ＰＣＡのトランジスタＭ５がデジット線対の左右を
完全に同電位に保持しようとしている。同時にトランジ
スタＭ３，Ｍ４がデジット線対Ｄ，ＢＤをＨレベル（Ｖ
ＣＣ−Ｖｔｎ）にプリチャージさせているが、信号Ｙ１
がＬレベルなのでトランジスタＭ６，Ｍ７もオンしてお
り、これらｐＭＯＳトランジスタＭ６，Ｍ７を介してデ
ジット線対Ｄ，ＢＤのプリチャージ固定電圧は定電圧Ｖ
Ｒとなる。定電圧ＶＲは、トランジスタＭ３，Ｍ４で決
まる電圧ＶＣＣ−Ｖｔｎより若干低い電圧に設定されて
いるのでｎＭＯＳトランジスタは僅かにオンしているに
すぎないが、ｐＭＯＳトランジスタＭ６，Ｍ７は十分に
強くオンしているのでデジット線対Ｄ，ＢＤの電位は定
電圧ＶＲに固定される。メモリセルが選択されるとプリ
チャージ制御信号ｐｃがＬレベル、信号Ｙ１がＨレベル
になるのでトランジスタＭ３〜Ｍ７は全てオフとなり、
セル電流に対するデジット線の容量で決まる時定数でデ
ジット線対Ｄ，ＢＤの各線間に電位差が生じる。
ジ制御信号ｐｃはＨレベルになっており、プリチャージ
回路ＰＣＡのトランジスタＭ５がデジット線対の左右を
完全に同電位に保持しようとしている。同時にトランジ
スタＭ３，Ｍ４がデジット線対Ｄ，ＢＤをＨレベル（Ｖ
ＣＣ−Ｖｔｎ）にプリチャージさせているが、信号Ｙ１
がＬレベルなのでトランジスタＭ６，Ｍ７もオンしてお
り、これらｐＭＯＳトランジスタＭ６，Ｍ７を介してデ
ジット線対Ｄ，ＢＤのプリチャージ固定電圧は定電圧Ｖ
Ｒとなる。定電圧ＶＲは、トランジスタＭ３，Ｍ４で決
まる電圧ＶＣＣ−Ｖｔｎより若干低い電圧に設定されて
いるのでｎＭＯＳトランジスタは僅かにオンしているに
すぎないが、ｐＭＯＳトランジスタＭ６，Ｍ７は十分に
強くオンしているのでデジット線対Ｄ，ＢＤの電位は定
電圧ＶＲに固定される。メモリセルが選択されるとプリ
チャージ制御信号ｐｃがＬレベル、信号Ｙ１がＨレベル
になるのでトランジスタＭ３〜Ｍ７は全てオフとなり、
セル電流に対するデジット線の容量で決まる時定数でデ
ジット線対Ｄ，ＢＤの各線間に電位差が生じる。
【００１９】デジット線対Ｄ，ＢＤはセルの選択期間中
はフローティング状態となるが、隣接デジット線は非選
択状態なのでその電位は定電圧ＶＲに固定されておりノ
イズの影響はほとんどない。また、選択時間を内部パル
スで短時間のみに限定する、いわゆるパルスワード方式
と組み合わせればロングサイクルに対する飽和電位の心
配も不要となるので問題は起きない。プリチャージ状態
でのバス線ＲＢ、ＲＢＢもデジット線対Ｄ，ＢＤと同様
に定電圧ＶＲ電位になるように設定しておけば、デジッ
ト線選択回路ＹＳＷ選択後もスムーズにバス線ＲＢ，Ｒ
ＢＢにデータを読み出せる。
はフローティング状態となるが、隣接デジット線は非選
択状態なのでその電位は定電圧ＶＲに固定されておりノ
イズの影響はほとんどない。また、選択時間を内部パル
スで短時間のみに限定する、いわゆるパルスワード方式
と組み合わせればロングサイクルに対する飽和電位の心
配も不要となるので問題は起きない。プリチャージ状態
でのバス線ＲＢ、ＲＢＢもデジット線対Ｄ，ＢＤと同様
に定電圧ＶＲ電位になるように設定しておけば、デジッ
ト線選択回路ＹＳＷ選択後もスムーズにバス線ＲＢ，Ｒ
ＢＢにデータを読み出せる。
【００２０】書込み時にもワード線ＷＬとＹ信号でメモ
リセルが選択され、プリチャージ制御信号ｐｃでその直
前にプリチャージ及びイコライズトランジスタＭ３〜Ｍ
５がオフになることは同一である。書込みデータは駆動
回路ＷＤによりバス線ＲＢ，ＲＢＢのどちらか一方をＬ
レベルに引き下げることで、デジット線選択回路ＹＳＷ
を介してデジット線の一方をＧＮＤのＬレベルまで引き
下げ、選択されたメモリセル内のフリップフロップを反
転させ情報の書き換えを行う。書込み時のデジット線の
Ｈレベルは、書込み駆動回路ＷＤによりバス線ＲＢ，Ｒ
ＢＢのどちらかのＨレベルからデジット線選択回路ＹＳ
Ｗを介してＨレベルに設定される。この電圧は、やはり
デジット線選択回路ＹＳＷのｎＭＯＳのしきい値電圧Ｖ
ｔｎ分の低下が存在するので電源電圧ＶＣＣ−Ｖｔｎに
なる。書込み後の回復時には、読出し時と同様にプリチ
ャージ制御信号ｐｃ信号がＨレベルとなり、トランジス
タＭ３〜Ｍ５により引き上げられる。また、パルス選択
をワード線ＷＬのみならずデジット選択の信号Ｙにも施
した場合は、回復時にワード線ＷＬと信号Ｙはオフ（Ｌ
レベル）になるので、定電圧ＶＲへのクランプ回路ＣＡ
のｐＭＯＳトランジスタＭ６，Ｍ７もデジット線の電位
上昇へ貢献する。
リセルが選択され、プリチャージ制御信号ｐｃでその直
前にプリチャージ及びイコライズトランジスタＭ３〜Ｍ
５がオフになることは同一である。書込みデータは駆動
回路ＷＤによりバス線ＲＢ，ＲＢＢのどちらか一方をＬ
レベルに引き下げることで、デジット線選択回路ＹＳＷ
を介してデジット線の一方をＧＮＤのＬレベルまで引き
下げ、選択されたメモリセル内のフリップフロップを反
転させ情報の書き換えを行う。書込み時のデジット線の
Ｈレベルは、書込み駆動回路ＷＤによりバス線ＲＢ，Ｒ
ＢＢのどちらかのＨレベルからデジット線選択回路ＹＳ
Ｗを介してＨレベルに設定される。この電圧は、やはり
デジット線選択回路ＹＳＷのｎＭＯＳのしきい値電圧Ｖ
ｔｎ分の低下が存在するので電源電圧ＶＣＣ−Ｖｔｎに
なる。書込み後の回復時には、読出し時と同様にプリチ
ャージ制御信号ｐｃ信号がＨレベルとなり、トランジス
タＭ３〜Ｍ５により引き上げられる。また、パルス選択
をワード線ＷＬのみならずデジット選択の信号Ｙにも施
した場合は、回復時にワード線ＷＬと信号Ｙはオフ（Ｌ
レベル）になるので、定電圧ＶＲへのクランプ回路ＣＡ
のｐＭＯＳトランジスタＭ６，Ｍ７もデジット線の電位
上昇へ貢献する。
【００２１】定電圧発生回路ＶＲＧ１を回路図で示す図
２を参照すると、この定電圧発生回路ＶＲＧ１は、正相
入力端に定電圧ＶＲを反転入力端に基準電圧ＶＲ０接続
したオペアンプＡと、ドレインが定電圧ＶＲにゲートが
オペアンプＡの出力にソースが接地ＧＮＤにそれぞれ接
続したｎＭＯＳトランジスタＭ２１と、ドレインとゲー
トが共通接続され電源ＶＣＣにソースがオペアンプＡの
反転入力端と他端が接地ＧＮＤに接続された定電流源Ｉ
Ｒの一端にそれぞれ接続しこのソースから基準電圧ＶＲ
０を出力するｎＭＯＳトランジスタＭ２２と、他端が電
源ＶＣＣに一端が定電圧ＶＲにそれぞれ接続したコンデ
ンサＣ２１と、他端が電源ＶＣＣに一端が基準電圧ＶＲ
０にそれぞれ接続したコンデンサＣ２２とを備える。
２を参照すると、この定電圧発生回路ＶＲＧ１は、正相
入力端に定電圧ＶＲを反転入力端に基準電圧ＶＲ０接続
したオペアンプＡと、ドレインが定電圧ＶＲにゲートが
オペアンプＡの出力にソースが接地ＧＮＤにそれぞれ接
続したｎＭＯＳトランジスタＭ２１と、ドレインとゲー
トが共通接続され電源ＶＣＣにソースがオペアンプＡの
反転入力端と他端が接地ＧＮＤに接続された定電流源Ｉ
Ｒの一端にそれぞれ接続しこのソースから基準電圧ＶＲ
０を出力するｎＭＯＳトランジスタＭ２２と、他端が電
源ＶＣＣに一端が定電圧ＶＲにそれぞれ接続したコンデ
ンサＣ２１と、他端が電源ＶＣＣに一端が基準電圧ＶＲ
０にそれぞれ接続したコンデンサＣ２２とを備える。
【００２２】動作について説明すると、上記のように、
オペアンプＡの出力がトランジスタＭ２１のゲート入力
となりオペアンプの入力にトランジスタＭ２１のドレイ
ン出力が供給されることにより、フィードバック回路を
構成する。トランジスタＭ２２はドレイン・ゲートを電
源電圧ＶＣＣに接続したダイオード接続になっており、
ソースと接地ＧＮＤ間には定電流源ＩＲを接続し一定の
電流を流しておく。また、定電圧ＶＲおよび基準電圧Ｖ
Ｒ０には出きるだけ電源電圧ＶＣＣに追従して過渡応答
するように電源電圧ＶＣＣとの間にコンデンサＣ２１，
Ｃ２２を挿入している。
オペアンプＡの出力がトランジスタＭ２１のゲート入力
となりオペアンプの入力にトランジスタＭ２１のドレイ
ン出力が供給されることにより、フィードバック回路を
構成する。トランジスタＭ２２はドレイン・ゲートを電
源電圧ＶＣＣに接続したダイオード接続になっており、
ソースと接地ＧＮＤ間には定電流源ＩＲを接続し一定の
電流を流しておく。また、定電圧ＶＲおよび基準電圧Ｖ
Ｒ０には出きるだけ電源電圧ＶＣＣに追従して過渡応答
するように電源電圧ＶＣＣとの間にコンデンサＣ２１，
Ｃ２２を挿入している。
【００２３】定電圧ＶＲ電位の設定動作について説明す
ると、デジット線対Ｄ１，ＤＢに対し、定電圧信号ＶＲ
はクランプ回路ＣＡのｐＭＯＳトランジスタＭ６，Ｍ７
を経由して接続され、一方、デジット線対Ｄ１，ＤＢに
はプリチャージ回路ＰＣＡの等価的にダイオード接続さ
れたｎＭＯＳトランジスタＭ３，Ｍ４のソースが接続さ
れている。これは、全てのデジット線について同一であ
り等価的に並列接続と見なされるので、この合計トラン
ジスタサイズは巨大になる。ただし、プリチャージ状態
ではｐＭＯＳトランジスタの方がインピーダンスは小さ
いので、負荷特性はｎＭＯＳトランジスタの能力でほと
んど決まっている。定電圧発生回路ＶＲＧ１は、この定
電圧ＶＲからｎＭＯＳトランジスタＭ２１により一定電
流を引くことでプリチャージｎＭＯＳトランジスタＭ
３，Ｍ４をわずかにオンさせて電位を決めている。この
電位設定は、これらｎＭＯＳＭ３，Ｍ４，Ｍ２１と定電
流源を模したダミー回路であるトランジスタＭ２２と定
電流源ＩＲとにより実現される安定状態になっている。
ると、デジット線対Ｄ１，ＤＢに対し、定電圧信号ＶＲ
はクランプ回路ＣＡのｐＭＯＳトランジスタＭ６，Ｍ７
を経由して接続され、一方、デジット線対Ｄ１，ＤＢに
はプリチャージ回路ＰＣＡの等価的にダイオード接続さ
れたｎＭＯＳトランジスタＭ３，Ｍ４のソースが接続さ
れている。これは、全てのデジット線について同一であ
り等価的に並列接続と見なされるので、この合計トラン
ジスタサイズは巨大になる。ただし、プリチャージ状態
ではｐＭＯＳトランジスタの方がインピーダンスは小さ
いので、負荷特性はｎＭＯＳトランジスタの能力でほと
んど決まっている。定電圧発生回路ＶＲＧ１は、この定
電圧ＶＲからｎＭＯＳトランジスタＭ２１により一定電
流を引くことでプリチャージｎＭＯＳトランジスタＭ
３，Ｍ４をわずかにオンさせて電位を決めている。この
電位設定は、これらｎＭＯＳＭ３，Ｍ４，Ｍ２１と定電
流源を模したダミー回路であるトランジスタＭ２２と定
電流源ＩＲとにより実現される安定状態になっている。
【００２４】定電圧ＶＲは、デジット線の電位を電圧Ｖ
ＣＣ−Ｖｔｎよりわずかに低い電位に設定することが目
的であり、基準となる電源電圧ＶＣＣに対する電位の安
定性を必要とする。もし、定電圧ＶＲ電位が上昇する
と、トランジスタＭ２１のゲート電圧が上昇しドレイン
電流を増加させて急速に定電圧ＶＲを低下させる。逆
に、定電圧ＶＲが低下した時には、逆方向にフィードバ
ックがかかりトランジスタＭ２１のドレイン電流が減少
するのでプリチャージｎＭＯＳトランジスタＭ３，Ｍ４
のオン能力により定電圧ＶＲを上昇させ、定電圧ＶＲを
安定化を図る。コンデンサＣ２１はその働きを助けるた
めの容量である。
ＣＣ−Ｖｔｎよりわずかに低い電位に設定することが目
的であり、基準となる電源電圧ＶＣＣに対する電位の安
定性を必要とする。もし、定電圧ＶＲ電位が上昇する
と、トランジスタＭ２１のゲート電圧が上昇しドレイン
電流を増加させて急速に定電圧ＶＲを低下させる。逆
に、定電圧ＶＲが低下した時には、逆方向にフィードバ
ックがかかりトランジスタＭ２１のドレイン電流が減少
するのでプリチャージｎＭＯＳトランジスタＭ３，Ｍ４
のオン能力により定電圧ＶＲを上昇させ、定電圧ＶＲを
安定化を図る。コンデンサＣ２１はその働きを助けるた
めの容量である。
【００２５】定電圧ＶＲに多数接続されるクランプ回路
ＣＡのｐＭＯＳトランジスタＭ６，Ｍ７の断面構造の一
例を示す図３を参照すると、ソース端子Ｓ−ｐ＋に定電
圧ＶＲが接続され、電源電圧ＶＣＣに電位固定された基
板内の拡散層ｎ−Ｗｅｌｌとの間にｐ−ｎ接合の逆方向
電圧空乏層が形成される。この寄生容量Ｃｗｓは電源電
圧ＶＣＣとの間の容量なのでＣ２１として動作する。定
電圧ＶＲ信号線に専用の容量素子を付加すればさらに安
定化が図れる。また、リファレンス電位ＶＲ０の安定化
も重要であるが、この定電圧ＶＲ０の節点は負荷容量と
して軽いのでＣ２２の安定化容量はそれほど大きな値は
必要ない。
ＣＡのｐＭＯＳトランジスタＭ６，Ｍ７の断面構造の一
例を示す図３を参照すると、ソース端子Ｓ−ｐ＋に定電
圧ＶＲが接続され、電源電圧ＶＣＣに電位固定された基
板内の拡散層ｎ−Ｗｅｌｌとの間にｐ−ｎ接合の逆方向
電圧空乏層が形成される。この寄生容量Ｃｗｓは電源電
圧ＶＣＣとの間の容量なのでＣ２１として動作する。定
電圧ＶＲ信号線に専用の容量素子を付加すればさらに安
定化が図れる。また、リファレンス電位ＶＲ０の安定化
も重要であるが、この定電圧ＶＲ０の節点は負荷容量と
して軽いのでＣ２２の安定化容量はそれほど大きな値は
必要ない。
【００２６】次に、本実施の形態の高速性及びノイズに
対する影響について従来回路と比較して波形図で示した
図４を参照すると、図４（Ａ）は、読出し時におけるパ
ルスワードのワード線ＷＬの選択時刻（ｔ０）の後に、
デジット線対の各線間に電位差が生じ、この電位差が時
間と共に拡大していく様子を示す。従来の回路（点線
Ｂ）ではクランプ回路ＹＣの通常オンのｎＭＯＳトラン
ジスタがあるため電位降下が遅いのに対し、本実施の形
態（実線Ａ）ではデジット線電位を引き上げるトランジ
スタが存在しないため、同一メモリセル電流でも急速に
Ｌレベル電圧が降下する。この信号がバス線を経由して
センスアンプに入力されるため、この電位差の増大が大
きいほどセンス能力を増大させ、読出し時間の高速化を
可能にする。
対する影響について従来回路と比較して波形図で示した
図４を参照すると、図４（Ａ）は、読出し時におけるパ
ルスワードのワード線ＷＬの選択時刻（ｔ０）の後に、
デジット線対の各線間に電位差が生じ、この電位差が時
間と共に拡大していく様子を示す。従来の回路（点線
Ｂ）ではクランプ回路ＹＣの通常オンのｎＭＯＳトラン
ジスタがあるため電位降下が遅いのに対し、本実施の形
態（実線Ａ）ではデジット線電位を引き上げるトランジ
スタが存在しないため、同一メモリセル電流でも急速に
Ｌレベル電圧が降下する。この信号がバス線を経由して
センスアンプに入力されるため、この電位差の増大が大
きいほどセンス能力を増大させ、読出し時間の高速化を
可能にする。
【００２７】次に、図４（Ｂ）は、プリチャージ状態の
時に電源電圧ＶＣＣに電源変動が生じた場合の特性であ
り、時刻ｔ１で電源電圧ＶＣＣが上昇し時刻ｔ２で下降
する条件でのデジット線対Ｄ，ＢＤの各電位の時間変化
を示す。電源電圧ＶＣＣ上昇時には、従来（点線Ｄ）、
本実施の形態（実線Ｃ）発明の回路共に追従して上昇し
ている。これは相対的にプリチャージｎＭＯＳトランジ
スタＭ３，Ｍ４のゲート・ソース間電圧が増大すること
によりトランジスタ能力が上がり急速にデジット線電位
を引き上げるためである。これに対し電源電圧ＶＣＣ下
降時は、従来回路では全く追従せずデジット線電位は高
いままだが、本実施の形態の回路では定電圧ＶＲが降下
するのでこれに引かれてデジット電位も追従して低下し
ている。定電圧ＶＲが追従する理由は、電源電圧ＶＣＣ
低下時に基準電圧ＶＲ０の節点が時間遅れなく急速に降
下するためで、定電圧ＶＲが相対的に浮き上がって見
え、定電圧発生回路ＶＲＧ１が電流を引き電圧を引き下
げるためである。従来の回路のように追従性が悪いと電
源電圧ＶＣＣに対して相対的にデジット線が浮き上がっ
たままの状態となり、その後のセル選択での読出し時に
デジット線選択回路ＹＳＷのｎＭＯＳトランジスタのゲ
ート電圧がしきい値Ｖｔｎより低くなり導通不可能とな
ってしまう。このため、読出し速度が大幅に遅れてしま
う。
時に電源電圧ＶＣＣに電源変動が生じた場合の特性であ
り、時刻ｔ１で電源電圧ＶＣＣが上昇し時刻ｔ２で下降
する条件でのデジット線対Ｄ，ＢＤの各電位の時間変化
を示す。電源電圧ＶＣＣ上昇時には、従来（点線Ｄ）、
本実施の形態（実線Ｃ）発明の回路共に追従して上昇し
ている。これは相対的にプリチャージｎＭＯＳトランジ
スタＭ３，Ｍ４のゲート・ソース間電圧が増大すること
によりトランジスタ能力が上がり急速にデジット線電位
を引き上げるためである。これに対し電源電圧ＶＣＣ下
降時は、従来回路では全く追従せずデジット線電位は高
いままだが、本実施の形態の回路では定電圧ＶＲが降下
するのでこれに引かれてデジット電位も追従して低下し
ている。定電圧ＶＲが追従する理由は、電源電圧ＶＣＣ
低下時に基準電圧ＶＲ０の節点が時間遅れなく急速に降
下するためで、定電圧ＶＲが相対的に浮き上がって見
え、定電圧発生回路ＶＲＧ１が電流を引き電圧を引き下
げるためである。従来の回路のように追従性が悪いと電
源電圧ＶＣＣに対して相対的にデジット線が浮き上がっ
たままの状態となり、その後のセル選択での読出し時に
デジット線選択回路ＹＳＷのｎＭＯＳトランジスタのゲ
ート電圧がしきい値Ｖｔｎより低くなり導通不可能とな
ってしまう。このため、読出し速度が大幅に遅れてしま
う。
【００２８】図４（Ｃ）は、書込み状態での選択デジッ
ト線対Ｄ１，Ｄ１Ｂとその隣接の非選択デジット線対Ｄ
２，Ｄ２Ｂの電圧波形をそれぞれ示す。ここで、時刻ｔ
３で書込みを開始し時刻ｔ４で書込み終了し回復状態に
なっている。選択デジット線対Ｄ１，Ｄ１ＢではＤ１Ｂ
側の電位を下げており、そのＤ１Ｂに直接隣接するのは
デジット線Ｄ２とする。デジット線Ｄ１Ｂ，Ｄ２は平行
して配設された微細配線で構成されるため寄生容量すな
わちカップリング容量が存在し、書込み時にはデジット
線Ｄ１Ｂの降下に対しこのカップリング容量の影響でデ
ジット線Ｄ２も引き下げられてしまう。しかし従来回路
（グラフＦ）では通常オンのクランプ回路ＹＣのトラン
ジスタにより、また、本実施の形態（グラフＥ）では定
電圧ＶＲへのクランプ回路ＣＡのｐＭＯＳトランジスタ
Ｐ６，Ｐ７がオンしているため電圧を回復させる方向に
働く。同じく、書込み終了後はデジット線Ｄ１Ｂの上昇
に伴いデジット線Ｄ２が引き上げられるが、従来回路で
は回復が非常に遅い。これは、クランプ回路ＹＣ用の通
常オンのｎＭＯＳトランジスタＭ４６，Ｍ４７はダイオ
ード接続であるためソースが浮き上がる場合ゲート電圧
が低下しこれらトランジスタＭ４６，Ｍ４７がオフして
しまうためである。カップリングノイズの影響を受けな
いデジット線Ｄ２Ｂは電位変化しないため、デジット線
Ｄ２，Ｄ２Ｂ間に電位差が残ってしまう。プリチャージ
回路のイコライズトランジスタＭ５は本来この電位差を
無くす方向に働くが、これもｎＭＯＳトランジスタのた
めゲート電圧がＶｔｎとほぼ同じ状態であり能力はほと
んど無く、そのため回復には時間がかかる。このオフセ
ット電位差が残っている状態でこのデジット線が次に選
択され読出し状態になっても、上記オフセット電位差を
反転させるまでは正しいデータは出ないので読出し速度
が大幅に遅れる。
ト線対Ｄ１，Ｄ１Ｂとその隣接の非選択デジット線対Ｄ
２，Ｄ２Ｂの電圧波形をそれぞれ示す。ここで、時刻ｔ
３で書込みを開始し時刻ｔ４で書込み終了し回復状態に
なっている。選択デジット線対Ｄ１，Ｄ１ＢではＤ１Ｂ
側の電位を下げており、そのＤ１Ｂに直接隣接するのは
デジット線Ｄ２とする。デジット線Ｄ１Ｂ，Ｄ２は平行
して配設された微細配線で構成されるため寄生容量すな
わちカップリング容量が存在し、書込み時にはデジット
線Ｄ１Ｂの降下に対しこのカップリング容量の影響でデ
ジット線Ｄ２も引き下げられてしまう。しかし従来回路
（グラフＦ）では通常オンのクランプ回路ＹＣのトラン
ジスタにより、また、本実施の形態（グラフＥ）では定
電圧ＶＲへのクランプ回路ＣＡのｐＭＯＳトランジスタ
Ｐ６，Ｐ７がオンしているため電圧を回復させる方向に
働く。同じく、書込み終了後はデジット線Ｄ１Ｂの上昇
に伴いデジット線Ｄ２が引き上げられるが、従来回路で
は回復が非常に遅い。これは、クランプ回路ＹＣ用の通
常オンのｎＭＯＳトランジスタＭ４６，Ｍ４７はダイオ
ード接続であるためソースが浮き上がる場合ゲート電圧
が低下しこれらトランジスタＭ４６，Ｍ４７がオフして
しまうためである。カップリングノイズの影響を受けな
いデジット線Ｄ２Ｂは電位変化しないため、デジット線
Ｄ２，Ｄ２Ｂ間に電位差が残ってしまう。プリチャージ
回路のイコライズトランジスタＭ５は本来この電位差を
無くす方向に働くが、これもｎＭＯＳトランジスタのた
めゲート電圧がＶｔｎとほぼ同じ状態であり能力はほと
んど無く、そのため回復には時間がかかる。このオフセ
ット電位差が残っている状態でこのデジット線が次に選
択され読出し状態になっても、上記オフセット電位差を
反転させるまでは正しいデータは出ないので読出し速度
が大幅に遅れる。
【００２９】これに対し本実施の形態の回路では直ちに
電位が低下しデジット線Ｄ２Ｂと同電位（定電圧ＶＲ電
圧）に回復する。これは、クランプ回路ＣＡのトランジ
スタＭ６，Ｍ７のソースが定電圧ＶＲに接続されている
ためで、そのためデジット線電位が上昇してもゲート電
圧は変化せず十分にオンすることが可能となる。したが
って、このデジット線が次に選択されても通常状態と差
が無く高速の読出しが可能となる。
電位が低下しデジット線Ｄ２Ｂと同電位（定電圧ＶＲ電
圧）に回復する。これは、クランプ回路ＣＡのトランジ
スタＭ６，Ｍ７のソースが定電圧ＶＲに接続されている
ためで、そのためデジット線電位が上昇してもゲート電
圧は変化せず十分にオンすることが可能となる。したが
って、このデジット線が次に選択されても通常状態と差
が無く高速の読出しが可能となる。
【００３０】次に、本発明の第２の実施の形態を図１と
共通の構成要素には共通の文字／数字を用いて回路図で
示す図５を参照すると、この図に示す本実施の形態の第
１の実施の形態との相違点は、本実施の形態を特徴付け
るプリチャージ回路ＰＣＢのイコライズトランジスタを
ｐＭＯＳトランジスタＭ６５で形成し、制御信号もプリ
チャージ制御信号ｐｃから信号Ｙに変更していることで
ある。
共通の構成要素には共通の文字／数字を用いて回路図で
示す図５を参照すると、この図に示す本実施の形態の第
１の実施の形態との相違点は、本実施の形態を特徴付け
るプリチャージ回路ＰＣＢのイコライズトランジスタを
ｐＭＯＳトランジスタＭ６５で形成し、制御信号もプリ
チャージ制御信号ｐｃから信号Ｙに変更していることで
ある。
【００３１】動作について説明すると、デジット線Ｄも
しくはＤＢが電源電圧ＶＣＣに対し相対的に浮き上がる
ノイズが生じた場合、第１の実施の形態ではイコライズ
用のｎＭＯＳトランジスタＭ５は能力が非常に小さく、
ほとんど効果を発揮していなかった。しかし本実施の形
態では、このようなノイズが生じた場合でもクランプ回
路ＣＡのｐＭＯＳトランジスタＭ６，Ｍ７と同様にイコ
ライズ用のｐＭＯＳトランジスタＭ６５がオンするた
め、デジット線対Ｄ，ＤＢが同電位となる時間が速くな
る。これは、オフセット電位差を無くし次の読出し状態
に入るまでの時間を短縮する効果がある。
しくはＤＢが電源電圧ＶＣＣに対し相対的に浮き上がる
ノイズが生じた場合、第１の実施の形態ではイコライズ
用のｎＭＯＳトランジスタＭ５は能力が非常に小さく、
ほとんど効果を発揮していなかった。しかし本実施の形
態では、このようなノイズが生じた場合でもクランプ回
路ＣＡのｐＭＯＳトランジスタＭ６，Ｍ７と同様にイコ
ライズ用のｐＭＯＳトランジスタＭ６５がオンするた
め、デジット線対Ｄ，ＤＢが同電位となる時間が速くな
る。これは、オフセット電位差を無くし次の読出し状態
に入るまでの時間を短縮する効果がある。
【００３２】しかしながら、書込み後のデジット線回復
時におけるデジット線電位の引き上げには第１の実施の
形態ほど大きな効果は発揮できない。これはデジット線
電位が低いこのような場合では、ソース電位が下がりゲ
ート電圧を十分に取れるのでｎＭＯＳのイコライズトラ
ンジスタのほうが能力が高くなるためである。書込み回
復時間がノイズによるオフセット電位差の回復により決
まる条件ならば、この実施の形態の回路を用いること
で、次の選択までの時間、つまりサイクルタイムをより
高速化できる。
時におけるデジット線電位の引き上げには第１の実施の
形態ほど大きな効果は発揮できない。これはデジット線
電位が低いこのような場合では、ソース電位が下がりゲ
ート電圧を十分に取れるのでｎＭＯＳのイコライズトラ
ンジスタのほうが能力が高くなるためである。書込み回
復時間がノイズによるオフセット電位差の回復により決
まる条件ならば、この実施の形態の回路を用いること
で、次の選択までの時間、つまりサイクルタイムをより
高速化できる。
【００３３】次に、本発明の第３の実施の形態を図５と
共通の構成要素には共通の文字／数字を用いて回路図で
示す図６を参照すると、この図に示す本実施の形態の第
２の実施の形態との相違点は、プリチャージ制御信号ｐ
ｃで制御されるプリチャージｎＭＯＳトランジスタを省
略し、回路素子数を削減していることである。
共通の構成要素には共通の文字／数字を用いて回路図で
示す図６を参照すると、この図に示す本実施の形態の第
２の実施の形態との相違点は、プリチャージ制御信号ｐ
ｃで制御されるプリチャージｎＭＯＳトランジスタを省
略し、回路素子数を削減していることである。
【００３４】書込み回復時のデジット線電位の引き上げ
は、定電圧ＶＲへのクランプ用ｐＭＯＳトランジスタＭ
６，Ｍ７のみで行うため、第１，第２の実施の形態での
ｎＭＯＳトランジスタほどの能力は得られない。また、
定電圧ＶＲの配線を電源電圧ＶＣＣからＶｔｎだけ下げ
るｎＭＯＳダイオード接続が無くなるので、この補正用
として定電圧発生回路ＶＲＧ２の中にｎＭＯＳトランジ
スタＭ７０を電源電圧ＶＣＣと定電圧ＶＲの間に接続し
てある。この回路の場合、書込み回復時間は第２の実施
の形態よりさらに遅くなるが、デジット線対あたりの回
路素子数は従来の回路および第１，第２の実施の形態の
７個に対し、５個にまで削減可能となる。
は、定電圧ＶＲへのクランプ用ｐＭＯＳトランジスタＭ
６，Ｍ７のみで行うため、第１，第２の実施の形態での
ｎＭＯＳトランジスタほどの能力は得られない。また、
定電圧ＶＲの配線を電源電圧ＶＣＣからＶｔｎだけ下げ
るｎＭＯＳダイオード接続が無くなるので、この補正用
として定電圧発生回路ＶＲＧ２の中にｎＭＯＳトランジ
スタＭ７０を電源電圧ＶＣＣと定電圧ＶＲの間に接続し
てある。この回路の場合、書込み回復時間は第２の実施
の形態よりさらに遅くなるが、デジット線対あたりの回
路素子数は従来の回路および第１，第２の実施の形態の
７個に対し、５個にまで削減可能となる。
【００３５】次に、本発明の第４の実施の形態を図１と
共通の構成要素には共通の文字／数字を用いて回路図で
示す図７を参照すると、この図に示す本実施の形態の第
１の実施の形態との相違点は、本実施の形態を特徴付け
るデジット線選択回路ＹＳＷＡを形成するｎＭＯＳトラ
ンジスタＭ８１，Ｍ８２およびイコライズ用のｎＭＯＳ
トランジスタＭ８５のしきい値電圧Ｖｔｎを他のｎＭＯ
Ｓ素子、特にプリチャージ用トランジスタＭ３，Ｍ４に
比べ低く設定していることである。
共通の構成要素には共通の文字／数字を用いて回路図で
示す図７を参照すると、この図に示す本実施の形態の第
１の実施の形態との相違点は、本実施の形態を特徴付け
るデジット線選択回路ＹＳＷＡを形成するｎＭＯＳトラ
ンジスタＭ８１，Ｍ８２およびイコライズ用のｎＭＯＳ
トランジスタＭ８５のしきい値電圧Ｖｔｎを他のｎＭＯ
Ｓ素子、特にプリチャージ用トランジスタＭ３，Ｍ４に
比べ低く設定していることである。
【００３６】デジット線対Ｄ，ＤＢの電圧は、電源電圧
ＶＣＣ−Ｖｔｎに設定されているため、読出し開始時の
トランジスタＭ８１，Ｍ８２のゲート電圧はこのしきい
値に近い値となりオン能力は小さい。バス線ＲＢ，ＲＢ
Ｂの負荷が重たい場合、これによる遅れが顕著になる。
そこでこのオン能力を増すために、デジット線選択回路
ＹＳＷＡのトランジスタＭ８１，Ｍ８２のしきい値電圧
Ｖｔｎをプリチャージ回路ＰＣＣのｎＭＯＳトランジス
タＭ３，Ｍ４のしきい値電圧Ｖｔｎに対し差を待たせて
低く設定している。また、プリチャージ状態でのＤ，Ｄ
Ｂをショートする働きのイコライズｎＭＯＳトランジス
タＭ８５も同様にオン能力が低くなっているので、プリ
チャージトランジスタ対のトランジスタＭ３，Ｍ４のし
きい値にばらつきが起こったとき、デジット線対Ｄ，Ｄ
Ｂを完全に同電位にするために大きな時間がかかってし
まう。そこで、このばらつき範囲以上にトランジスタＭ
８５のＶｔｎを低くすることによりデジット線対各線の
同電位化能力の向上が可能となる。これら一部のｎＭＯ
Ｓトランジスタのしきい値電圧を下げることで、製造ば
らつきなどによるデジット線電位のオフセット電位差や
バス線への読出し遅れが無くなり、安定した高速読出し
を実現できる。
ＶＣＣ−Ｖｔｎに設定されているため、読出し開始時の
トランジスタＭ８１，Ｍ８２のゲート電圧はこのしきい
値に近い値となりオン能力は小さい。バス線ＲＢ，ＲＢ
Ｂの負荷が重たい場合、これによる遅れが顕著になる。
そこでこのオン能力を増すために、デジット線選択回路
ＹＳＷＡのトランジスタＭ８１，Ｍ８２のしきい値電圧
Ｖｔｎをプリチャージ回路ＰＣＣのｎＭＯＳトランジス
タＭ３，Ｍ４のしきい値電圧Ｖｔｎに対し差を待たせて
低く設定している。また、プリチャージ状態でのＤ，Ｄ
Ｂをショートする働きのイコライズｎＭＯＳトランジス
タＭ８５も同様にオン能力が低くなっているので、プリ
チャージトランジスタ対のトランジスタＭ３，Ｍ４のし
きい値にばらつきが起こったとき、デジット線対Ｄ，Ｄ
Ｂを完全に同電位にするために大きな時間がかかってし
まう。そこで、このばらつき範囲以上にトランジスタＭ
８５のＶｔｎを低くすることによりデジット線対各線の
同電位化能力の向上が可能となる。これら一部のｎＭＯ
Ｓトランジスタのしきい値電圧を下げることで、製造ば
らつきなどによるデジット線電位のオフセット電位差や
バス線への読出し遅れが無くなり、安定した高速読出し
を実現できる。
【００３７】次に、本発明の第５の実施の形態を図６と
共通の構成要素には共通の文字／数字を用いて回路図で
示す図８を参照すると、この図に示す本実施の形態の第
３の実施の形態との相違点は、本実施の形態を特徴付け
るクランプ回路ＣＤのｐＭＯＳトランジスタＭ９６，Ｍ
９７及びイコライジング用ｐＭＯＳトランジスタＭ９５
をデプレッション型とし、第３の実施の形態の回路の読
出し速度や書込み回復速度の改善を図ったことである。
共通の構成要素には共通の文字／数字を用いて回路図で
示す図８を参照すると、この図に示す本実施の形態の第
３の実施の形態との相違点は、本実施の形態を特徴付け
るクランプ回路ＣＤのｐＭＯＳトランジスタＭ９６，Ｍ
９７及びイコライジング用ｐＭＯＳトランジスタＭ９５
をデプレッション型とし、第３の実施の形態の回路の読
出し速度や書込み回復速度の改善を図ったことである。
【００３８】動作について説明すると、まず、Ｙ選択信
号のＨレベルが電源電圧ＶＣＣより高いブースト電圧Ｖ
ＢＢになるようにしている。これは信号Ｙの駆動論理回
路ＩＮＶの最高電源電圧として電源電圧ＶＣＣの代わり
に電圧ＶＣＣより高い電圧ＶＢＢを接続することで可能
となるが、この電圧ＶＢＢは電圧発生回路ＶＢＢＧから
供給される。電圧発生回路ＶＢＢＧは一般的に使われて
いるチャージポンプ回路により構成され、電源電圧ＶＣ
Ｃに対し数Ｖ高い電圧を発生する。この場合、デジット
線選択回路ＹＳＷのトランジスタＭ１，Ｍ２のゲート電
圧が高くなるので選択オンでの能力が増し、読出し速度
が向上する。同時にｐＭＯＳトランジスタＭ９５，Ｍ９
６，Ｍ９７にとってはオフ電圧が通常より高く設定でき
る。これは次式で示すような実質的なオン能力をを拡大
することになり、しきい値電圧Ｖｔｐをプラスにする、
つまりデプレッション化も可能となる。
号のＨレベルが電源電圧ＶＣＣより高いブースト電圧Ｖ
ＢＢになるようにしている。これは信号Ｙの駆動論理回
路ＩＮＶの最高電源電圧として電源電圧ＶＣＣの代わり
に電圧ＶＣＣより高い電圧ＶＢＢを接続することで可能
となるが、この電圧ＶＢＢは電圧発生回路ＶＢＢＧから
供給される。電圧発生回路ＶＢＢＧは一般的に使われて
いるチャージポンプ回路により構成され、電源電圧ＶＣ
Ｃに対し数Ｖ高い電圧を発生する。この場合、デジット
線選択回路ＹＳＷのトランジスタＭ１，Ｍ２のゲート電
圧が高くなるので選択オンでの能力が増し、読出し速度
が向上する。同時にｐＭＯＳトランジスタＭ９５，Ｍ９
６，Ｍ９７にとってはオフ電圧が通常より高く設定でき
る。これは次式で示すような実質的なオン能力をを拡大
することになり、しきい値電圧Ｖｔｐをプラスにする、
つまりデプレッション化も可能となる。
【００３９】｜ゲート電圧Ｖｇ−しきい値電圧Ｖｔｐ｜
これによりｐＭＯＳ素子であるための能力不足を補い、
デジット線電位の高速な引き上げが可能となる。
これによりｐＭＯＳ素子であるための能力不足を補い、
デジット線電位の高速な引き上げが可能となる。
【００４０】
【発明の効果】以上説明したように、本発明の半導体記
憶装置は、プリチャード回路が、ゲートがデジット選択
信号線にドレインが各デジット線ソースが定電圧発生回
路にそれぞれ接続し非選択時に導通するｐＭＯＳ型のト
ランジスタを備えているので、読出し状態でのデジット
線の電位変化を急峻化できることにより、読出し速度の
高速化を可能とするという効果がある。
憶装置は、プリチャード回路が、ゲートがデジット選択
信号線にドレインが各デジット線ソースが定電圧発生回
路にそれぞれ接続し非選択時に導通するｐＭＯＳ型のト
ランジスタを備えているので、読出し状態でのデジット
線の電位変化を急峻化できることにより、読出し速度の
高速化を可能とするという効果がある。
【００４１】また、電源ノイズや、書込み時の隣接デジ
ット線間でのカップリングノイズに起因する電源電圧に
対する相対的なデジット線の電位変動を急速に回復でき
るのでノイズマージンの拡大が可能となるという効果が
ある。
ット線間でのカップリングノイズに起因する電源電圧に
対する相対的なデジット線の電位変動を急速に回復でき
るのでノイズマージンの拡大が可能となるという効果が
ある。
【図１】本発明の半導体記憶装置の第１の実施の形態を
示す回路図である。
示す回路図である。
【図２】図１の定電圧発生回路の構成を示す回路図であ
る。
る。
【図３】図１のクランプ回路用のｐＭＯＳトランジスタ
の断面構造を模式的に示す模式断面図である。
の断面構造を模式的に示す模式断面図である。
【図４】本実施の形態の半導体記憶装置における動作の
一例を従来と比較して示す波形図である。
一例を従来と比較して示す波形図である。
【図５】本発明の半導体記憶装置の第２の実施の形態を
示す回路図である。
示す回路図である。
【図６】本発明の半導体記憶装置の第３の実施の形態を
示す回路図である。
示す回路図である。
【図７】本発明の半導体記憶装置の第４の実施の形態を
示す回路図である。
示す回路図である。
【図８】本発明の半導体記憶装置の第５の実施の形態を
示す回路図である。
示す回路図である。
【図９】従来の半導体記憶装置の一例を示すブロック図
である。
である。
Ａ オペアンプ Ｃ２１，Ｃ２２，Ｃ３１ コンデンサ Ｄ，ＢＤ〜Ｄｎ，ＤｎＢ デジット線 ＲＢ，ＲＢＢ バス線 ＩＮＶ 論理回路 ＩＲ 定電流源 Ｍ１〜Ｍ７，Ｍ４６，Ｍ４７，Ｍ６５，Ｍ８１，Ｍ８
２，Ｍ８５，Ｍ９５〜Ｍ９７ トランジスタ ＭＣ メモリセル ＰＣ，ＰＣＡ，ＰＣＢ，ＰＣＣ プリチャージ回路 ＰＣＬ プリチャージ信号線 ＳＡ センスアンプ ＶＲＧ１，ＶＲＧ２ 定電圧発生回路 ＷＤ 書込み駆動回路 ＷＬ ワード線 ＹＳＷ，ＹＳＷＡ デジット線選択回路 Ｙ，Ｙ１，Ｙｎ デジット選択線 ＹＣ，ＣＡ，ＣＢ，ＣＤ クランプ回路
２，Ｍ８５，Ｍ９５〜Ｍ９７ トランジスタ ＭＣ メモリセル ＰＣ，ＰＣＡ，ＰＣＢ，ＰＣＣ プリチャージ回路 ＰＣＬ プリチャージ信号線 ＳＡ センスアンプ ＶＲＧ１，ＶＲＧ２ 定電圧発生回路 ＷＤ 書込み駆動回路 ＷＬ ワード線 ＹＳＷ，ＹＳＷＡ デジット線選択回路 Ｙ，Ｙ１，Ｙｎ デジット選択線 ＹＣ，ＣＡ，ＣＢ，ＣＤ クランプ回路
Claims (9)
- 【請求項１】 複数のワード線とそれぞれ複数の第１，
第２の相補のデジット線対とから成るマトリックスの各
交点に配置したメモリセルを備えるメモリセルアレイ
と、前記第１，第２のデジット線の各々に接続し非選択
時に各々のゲートがプリチャージ制御信号の供給を受け
てこれら第１，第２のデジット線の各々に第１の電源電
位と第２の電源電位との中間の電位であるプリチャージ
電圧を設定する第１の導電型の第１，第２のトランジス
タとを含むプリチャージ回路と、各ゲートがデジット選
択信号線に接続されデジット線選択信号の供給に応答し
て前記第１，第２のデジット線の各々を相補の第１，第
２のデータバス線にそれぞれ接続するスイッチ用の第１
の導電型の第３，第４のトランジスタとを含むデジット
線選択回路とを備える半導体集積回路において、 前記プリチャード回路が、各々のゲートが前記デジット
選択信号線に各々のドレインが前記第１，第２のデジッ
ト線の各々に各々のソースが予め定めた定電圧を供給す
る定電圧発生回路にそれぞれ接続し前記非選択時に導通
する第２の導電型の第５，第６のトランジスタを備える
ことを特徴とする半導体記憶装置。 - 【請求項２】 各々がドレインとソースのうちの一方で
ある第１，第２の端子がそれぞれ前記第１，第２のデジ
ット線の各々に接続しゲートに前記プリチャージ制御信
号の供給を受け前記プリチャージ電圧が設定されたプリ
チャージ状態で前記第１，第２のデジット線の電位を同
電位に等化する第１の導電型の第７のトランジスタを備
えることを特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】 各々がドレインとソースのうちの一方で
ある第１，第２の端子がそれぞれ前記第１，第２のデジ
ット線の各々に接続しゲートにデジット選択信号の供給
を受け前記プリチャージ電圧が設定されたプリチャージ
状態で前記第１，第２のデジット線の電位を同電位に等
化する第２の導電型の第７のトランジスタを備えること
を特徴とする請求項１記載の半導体記憶装置。 - 【請求項４】 前記定電圧発生回路が、正相入力端に前
記定電圧の出力端子を反転入力端に基準電圧をそれぞれ
接続した演算増幅器と、 ドレインが前記定電圧の出力端子にゲートが前記演算増
幅器の出力端にソースが第２の電源にそれぞれ接続した
第１の導電型の第８のトランジスタと、 ドレインとゲートが共通接続され第１の電源にソースが
前記演算増幅器の反転入力端と他端が第２の電源に接続
された定電流源の一端にそれぞれ接続しこのソースから
前記基準電圧を出力する第１の導電型の第９のトランジ
スタと、他端が第１の電源に一端が前記出力端子にそれ
ぞれ接続した第１のコンデンサと、他端が第１の電源に
一端が前記基準電圧にそれぞれ接続した第２のコンデン
サとを備えることを特徴とする請求項１記載の半導体記
憶装置。 - 【請求項５】 前記第３，第４のトランジスタのしきい
値電圧を前記１，第２のトランジスタのしきい値電圧よ
り低くトランジスタ特性を設定したことを特徴とする請
求項１記載の半導体記憶装置。 - 【請求項６】 前記第５，第６のトランジスタがデプレ
ッション型トランジスタであることを特徴とする請求項
１記載の半導体記憶装置。 - 【請求項７】 前記デジット選択信号のＨレベルが第１
の電源の電圧よりも高いブースト電位に設定するためこ
のブースト電位を発生するブースト電位発生回路を備え
ることを特徴とする請求項１記載の半導体記憶装置。 - 【請求項８】 前記第７のトランジスタのしきい値電圧
を前記１，第２のトランジスタのしきい値電圧より低く
トランジスタ特性を設定したことを特徴とする請求項２
記載の半導体記憶装置。 - 【請求項９】 複数のワード線とそれぞれ複数の第１，
第２の相補のデジット線対とから成るマトリックスの各
交点に配置したメモリセルを備えるメモリセルアレイ
と、各ゲートがデジット選択信号線に接続されデジット
線選択信号の供給に応答して前記第１，第２のデジット
線の各々を相補の第１，第２のデータバス線にそれぞれ
接続するスイッチ用の第１の導電型の第１，第２のトラ
ンジスタとを含むデジット線選択回路とを備える半導体
集積回路において、 各々のゲートが前記デジット選択信号線に各々のドレイ
ンが前記第１，第２のデジット線の各々に各々のソース
が予め定めた定電圧を供給する定電圧発生回路にそれぞ
れ接続し前記非選択時に導通する第２の導電型の第３，
第４のトランジスタを備えることを特徴とする半導体記
憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8229123A JP2845212B2 (ja) | 1996-08-29 | 1996-08-29 | 半導体記憶装置 |
| US08/919,479 US5933373A (en) | 1996-08-29 | 1997-08-28 | Semiconductor memory device having constant potential generator for clamping digit lines at constant level allowing precharge transistor to slightly turn on |
| KR1019970042571A KR100326230B1 (ko) | 1996-08-29 | 1997-08-29 | 프리차지트랜지스터를약간턴온시킬수있도록디지트라인을일정한레벨로클램핑하는정전위발생기를갖는반도체메모리디바이스 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8229123A JP2845212B2 (ja) | 1996-08-29 | 1996-08-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1069775A true JPH1069775A (ja) | 1998-03-10 |
| JP2845212B2 JP2845212B2 (ja) | 1999-01-13 |
Family
ID=16887116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8229123A Expired - Fee Related JP2845212B2 (ja) | 1996-08-29 | 1996-08-29 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5933373A (ja) |
| JP (1) | JP2845212B2 (ja) |
| KR (1) | KR100326230B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007035122A (ja) * | 2005-07-25 | 2007-02-08 | Tdk Corp | 磁気メモリデバイス |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100282044B1 (ko) * | 1998-08-04 | 2001-03-02 | 윤종용 | 반도체 메모리 장치 |
| JP3426541B2 (ja) * | 1999-07-29 | 2003-07-14 | 株式会社 沖マイクロデザイン | プリチャージ制御信号発生回路 |
| US6226216B1 (en) * | 2000-01-21 | 2001-05-01 | Intel Corporation | Sectional column activated memory |
| JP4663094B2 (ja) * | 2000-10-13 | 2011-03-30 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP3408525B2 (ja) | 2001-02-08 | 2003-05-19 | 松下電器産業株式会社 | Ｓｒａｍ装置 |
| ITMI20041957A1 (it) * | 2004-10-15 | 2005-01-15 | St Microelectronics Srl | Dispositivo di memoria |
| KR100610021B1 (ko) * | 2005-01-14 | 2006-08-08 | 삼성전자주식회사 | 반도체 메모리 장치에서의 비트라인 전압 공급회로와 그에따른 비트라인 전압 인가방법 |
| US7532522B2 (en) * | 2006-10-20 | 2009-05-12 | Macronix International Co., Ltd. | Memory and low offset clamp bias circuit thereof |
| JP4504397B2 (ja) * | 2007-05-29 | 2010-07-14 | 株式会社東芝 | 半導体記憶装置 |
| US8582380B2 (en) * | 2011-12-21 | 2013-11-12 | Micron Technology, Inc. | Systems, circuits, and methods for charge sharing |
| US9842631B2 (en) * | 2012-12-14 | 2017-12-12 | Nvidia Corporation | Mitigating external influences on long signal lines |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4975879A (en) * | 1989-07-17 | 1990-12-04 | Advanced Micro Devices, Inc. | Biasing scheme for FIFO memories |
| JPH03278396A (ja) * | 1990-03-27 | 1991-12-10 | Nec Corp | 半導体記憶装置 |
-
1996
- 1996-08-29 JP JP8229123A patent/JP2845212B2/ja not_active Expired - Fee Related
-
1997
- 1997-08-28 US US08/919,479 patent/US5933373A/en not_active Expired - Lifetime
- 1997-08-29 KR KR1019970042571A patent/KR100326230B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007035122A (ja) * | 2005-07-25 | 2007-02-08 | Tdk Corp | 磁気メモリデバイス |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100326230B1 (ko) | 2002-05-10 |
| US5933373A (en) | 1999-08-03 |
| JP2845212B2 (ja) | 1999-01-13 |
| KR19980019163A (ko) | 1998-06-05 |
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