JPH04248193A - 個別的ビットライン回復回路 - Google Patents

個別的ビットライン回復回路

Info

Publication number
JPH04248193A
JPH04248193A JP3230745A JP23074591A JPH04248193A JP H04248193 A JPH04248193 A JP H04248193A JP 3230745 A JP3230745 A JP 3230745A JP 23074591 A JP23074591 A JP 23074591A JP H04248193 A JPH04248193 A JP H04248193A
Authority
JP
Japan
Prior art keywords
coupled
recovery circuit
write
source
write recovery
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3230745A
Other languages
English (en)
Inventor
Robert A Kertis
ロバート　エイ．　カーチス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Semiconductor Corp
Original Assignee
National Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Semiconductor Corp filed Critical National Semiconductor Corp
Publication of JPH04248193A publication Critical patent/JPH04248193A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、集積回路メモリの分野
に関するものであり、更に詳細には、メモリのより高速
の読取りを可能とするために書込み後の改善した回復特
性を有する集積回路スタティックランダムアクセスメモ
リ（ＳＲＡＭ）に関するものである。
【０００２】
【従来の技術】多くのタイプのＳＲＡＭが公知である。 典型的に、ＳＲＡＭメモリは、メモリセルのアレイとし
て半導体基板上に製造される。現在のところ、集積回路
技術は、単一チップ上に約１００万個のＳＲＡＭセルを
製造することを可能としている。
【０００３】図１は、ＮＭＯＳ製造技術を使用して実現
された典型的な従来のスタティックＳＲＡＭセルを示し
ている。図示したセルは、交差結合したトランジスタ１
３及び１４からなるフリップフロップと、アクセストラ
ンジスタ１１及び１２とから構成されている。これらの
アクセストランジスタは、ワードラインが選択されると
（電圧が上昇される）、ターンオンされ、且つそれらは
、該フリップフロップを真Ｂｉｔ出力ライン及び補元Ｂ
ｉｔ　　出力ライン（ここでは、夫々、Ｂｉｔ及びＢｉ
ｔ　　と呼ぶ）へ接続させる。尚、本明細書においては
、英文字記号の後にアンダーラインを付したものは、そ
の英文字記号の上にオーバーラインを付したものと同一
の記号を表わすものである。これらのアクセストランジ
スタは伝達ゲートとして作用し、フリップフロップとＢ
ｉｔ及びＢｉｔラインとの間において双方向の電流の流
れを可能とする。この点を強調するために、アクセスト
ランジスタのドレインとソースとは区別することはない
。 トランジスタ１５及び１６は、該メモリセルに対する負
荷として作用し、該セルを介しての電流の流れを制限す
る。
【０００４】メモリセルの読取り又は書込みを行なうた
めには、そのワードラインの電圧を上昇させ、従ってア
クセストランジスタ１１及び１２をターンオンさせる。 このように、該セルフリップフロップの片側をＢｉｔラ
インへ接続し、且つ他方の側をＢｉｔ　　ラインへ接続
させる。一例として、図１におけるセルに対する読取り
動作を考え、且つそのセルが０を格納しているものと仮
定する。この場合に、トランジスタ１３はオンであり且
つトランジスタ１４はオフである。トランジスタ１１及
び１２がターンオンされると、電流は、トランジスタ１
１及び１３を介してＢｉｔラインから接地へ流れる。こ
のことは、Ｂｉｔラインの電圧を多少プルダウンさせる
。 同時に、Ｂｉｔ　　ラインはビットライン負荷構造（不
図示）によって高状態に維持される。その結果得られる
、ＢｉｔラインとＢｉｔ　　ラインとの間の電圧差は、
そのメモリセルの状態を表わし、且つ列センスアンプ（
不図示）によって検知される。その読取り動作期間中に
おける電圧差の大きさは約１００ｍＶである。
【０００５】図示したＳＲＡＭセルにおける書込み動作
は以下のような態様で行なわれる。書込まれるべき情報
及びその補元はＢｉｔライン及びＢｉｔ　　ラインへ転
送される。従って、１が書込まれるべき場合には、その
ＢｉｔラインがＶＣＣに保持され、且つＢｉｔ　　ライ
ンが接地（ＶＳＳ）へ低下される。書込み動作期間中に
おけるＢｉｔラインとＢｉｔ　　ラインとの間の電圧差
の大きさは、典型的に、数ボルトである。次いで、適宜
のワードラインをターンオンさせる。次いで、導通状態
にあるトランジスタ１１及び１２が、Ｂｉｔライン上の
高電圧をトランジスタ１４のゲート及びトランジスタ１
３のドレインにおいて表わさせ、且つＢｉｔ　　ライン
上の低電圧をトランジスタ１３のゲート及びトランジス
タ１４のドレインにおいて表わさせる。この状態は、格
納されている１の状態を示しており、別の書込み動作に
よって変化されない限り、永久的に維持される。
【０００６】読取り動作期間中、トランジスタ１１及び
１２において与えられる有限の電流、ビットライン負荷
構造の抵抗値、及びＢｉｔ及びＢｉｔ　　ラインの容量
が、Ｂｉｔ及びＢｉｔ　　ライン上の信号の下降時間及
び上昇時間を決定する。これらの時間は、ＳＲＡＭのア
クセス時間に貢献する。典型的な信号タイミング特性を
図２に示してある。
【０００７】ＳＲＡＭ性能を改善するために、これらの
時間遅れ成分を減少すべく試みがなされている。読取り
動作期間中に、読取り時間は、Ｂｉｔ及びＢｉｔ　　上
の電圧がクロスオーバーする、即ちそれらの値を「交換
」するために必要な時間によって決定される。この時間
を減少させる１つの方法は、Ｂｉｔライン及びＢｉｔ　
　ラインの電圧を、前のサイクルで得られた値から、ワ
ードライン上の信号が変化している間に、これらの値の
間の中間の値へ変化させることである。従って、トラン
ジスタ１１及び１２がターンオンする場合に、Ｂｉｔラ
イン及びＢｉｔ　　ラインは、それらがそれらの元の極
限値からスタートする場合よりも、より少なく充電及び
放電することが必要であるにすぎない。このように、メ
モリセルがＢｉｔラインとＢｉｔ　　ラインとの間に新
たな電圧差を形成するためにメモリセルが必要とする時
間が減少される。図２における下側に示した１組の波形
がこの技術を示している。このプロセスは、平衡及びプ
リチャージとして知られている。それは、行又はワード
アドレス入力における変化が検知される場合に自動的に
発生されるパルスによって制御される。この方法に関す
る１つの問題は、読取り動作の開始時を検知し且つＢｉ
ｔラインとＢｉｔ　　ラインとを共にショートさせるた
めにエキストラな回路が必要とされるということである
。このようなエキストラな回路は、ＳＲＡＭの複雑性を
増加させ、且つ集積回路上の貴重な表面積を使用する。
【０００８】平衡及びプリチャージなしで回路動作を高
速化させる別の技術は、ビットライン負荷構造の抵抗値
を減少させることである。ビットライン容量及び負荷構
造抵抗値によって形成されるＲＣ時定数は、主に、ビッ
トライン上の電圧の上昇及び下降時間を決定するので、
該負荷の抵抗値を減少させることは、メモリの速度を直
接的に改善する。しかしながら、このような抵抗値にお
ける減少は、更に、これらのビットラインの間の電圧差
をも減少させ、そのことは該セルが信頼性を持って読取
ることを可能とするような電圧差を小さすぎるものとさ
せる場合がある。
【０００９】書込み動作の後にビットライン上の正しい
読取り用の電圧差を再確立するために必要な時間は、Ｓ
ＲＡＭの速度において重要なファクタである。書込み動
作期間中、数ボルトの電圧差がこれらのビットライン上
に確立される。該セルの読取りをするために、この電圧
差は、読取りのために必要な約１００ｍＶの最大電圧差
へ「回復」されねばならない。
【００１０】書込み動作に続いての電圧過渡的状態の除
去を促進する書込み回復回路は公知である。書込み回復
回路は、最後にデータが書込まれた列内のビットライン
を、読取り動作を可能とするために所定の電圧差内へ「
回復」即ち強制させる。書込み動作期間中、書込み回復
回路は、その書込み期間中に低状態にプルされる１つの
ビットラインを除いて、全てのビットラインを高電圧状
態に保持する。書込み動作の後に、この回復回路は、そ
の低状態のビットラインを高電圧状態にプルアップする
。
【００１１】典型的な従来の書込み回復回路を図３に示
してある。読取り動作期間中、図３に示した回路は、全
てのビットラインを共通の高電圧状態とさせる。該回路
は、書込み遷移が発生する時を検知し、次いでアドレス
遷移パルス（ＡＴＰ）を発生し、該パルスは、低状態の
ビットラインを高電圧状態へプルアップさせる。図３に
示した回路において、トランジスタＭ１及びＭ２は、読
取り動作期間中、ビットラインを高電圧ＶＣＣヘショー
トさせる。ＡＴＰ発生器Ｇ１は、アドレス遷移が発生す
ると、トランジスタＭ３，Ｍ４，Ｍ５を活性化させる。 図３においては１つのＡＴＰ発生器のみが示されている
が、与えられたＳＲＡＭメモリ内においてはこのような
発生器が１つを超えて設けられる場合がある。トランジ
スタＭ３及びＭ５は、適宜のビットラインＢｉｔ又はＢ
ｉｔ　　をプルアップ即ち「回復」し、且つ同時に、ト
ランジスタＭ４はシャントとして作用し、ＢｉｔとＢｉ
ｔ　　との間の電圧を等しくさせる。これらのビットラ
インの一方が既に高電圧にあるので、トランジスタＭ４
は両方のビットラインを互いに小さな電圧差以内とさせ
、読取り動作を行なうことを可能とする。
【００１２】図３に示したタイプの従来の回路は幾つか
の欠点を有している。トランジスタＭ３及びＭ５は、典
型的に、比較的遅いＭＯＳ装置であり、比較的長い回復
時間が必要となる。更に、ＡＴＰパルスの幅が臨界的で
あり、パルスの幅が狭すぎると、回復が不充分で且つア
クセス時間が長くなり、パルスの幅が長すぎると、時間
を浪費し、メモリシステム全体を遅滞化させる。一般的
に、図３に示したタイプの従来の回路は、約３ナノ秒で
回復することが可能であるにすぎず、且つ約３０ナノ秒
のシステムアクセス時間を発生する。
【００１３】メモリセルを読取りするために必要とされ
る差動電圧レベルへビットライン回復を高速化するため
にその他の従来回路が使用されている。そのような１つ
の回路を図４に示してある。各ビットラインＢｉｔ及び
Ｂｉｔ　　は、直列接続されたＰＭＯＳ負荷トランジス
タ４１及び４２を介して、選択的に高電圧ＶＣＣへ接続
される。書込みサイクルの開始時に、ＰＭＯＳ負荷トラ
ンジスタはオンされ、全てのビットラインを高電圧とさ
せる。書込み動作期間中、書込まれるべきセルを包含す
る列のビットラインＢｉｔ及び補元ビットラインＢｉｔ
　　へ接続されているＰＭＯＳ負荷トランジスタはター
ンオフされ、Ｂｉｔ又はＢｉｔ　　ラインの内の選択し
たものをイネーブルさせて低状態へプルし、その期間中
に、データがセル内に書込まれる。以下の説明の便宜上
、Ｂｉｔラインが選択されたラインであり且つＢｉｔ　
　ラインが選択されなかったものと仮定する。セルへデ
ータが書込まれた後に、選択されなかったビットライン
Ｂｉｔ　　は、バイポーラクランプトランジスタ（不図
示）によって中間電圧へプルダウンされ、且つバイポー
ラプルアップトランジスタ４３は、選択されたビットラ
インＢｉｔを該中間電圧へプルアップする。選択された
ラインがプルアップされると、シャントトランジスタ４
５が、それを、選択されなかったラインへシャントさせ
、これら２つのビットラインの間の電圧差を最小とさせ
、且つ回復を促進させる。同時的に、両方のビットライ
ンと直列であるＰＭＯＳ負荷トランジスタ４１及び４２
が再度ターンオンされ、該ビットラインを高電圧へ復帰
させる。その列へ接続されているセンスアンプ回路（不
図示）は、そのセルの内容を読取るために使用すること
が可能である。３２個の列のアレイを有するこの方法の
一実施例においては、６４対のバイポーラ接合プルアッ
プトランジスタの全てが共通ベースノードＷ２ｂを有し
ている。この共通ベースノードバイポーラ接合トランジ
スタ回路を使用する場合の１つの問題は、選択したメモ
リセルへ書込みを行なうために一方又は他方のビットラ
インを低状態へプルすると、高状態に留まっている他方
のビットラインへ結合されているバイポーラ接合トラン
ジスタは、Ｗ２ｂが低状態へプルされる場合に、逆エミ
ッタ・ベースブレークダウンを経験する場合がある。こ
のことを防止するために、共通ベースノードは、特定の
電圧へクランプされねばならない。１つの既知の実施例
においては、この問題は、高逆ブレークダウン電圧を有
する物質を持ったバイポーラトランジスタを形成するこ
とによって除去されている。しかしながら、この物質を
使用すると、トランジスタを遅滞化させることとなり、
回復回路の利点を減少させることとなる。
【００１４】
【発明が解決しようとする課題】従って、書込み動作か
らＳＲＡＭメモリセルを回復するために必要な時間を減
少させることが可能であり、尚且つ従来の回路の共通ベ
ースノード問題の影響を受けることのない回路を提供す
ることである。
【００１５】
【課題を解決するための手段】本発明は、ＳＲＡＭメモ
リセルの列内のビットラインへ接続するのに適したビッ
トライン回復回路を提供している。本発明において使用
した回復技術は、書込み動作の後にセルの読取りを行な
うために列内のＳＲＡＭメモリセルを適切な電圧差へ回
復させるために必要な時間を減少させている。
【００１６】ビットライン回復回路は、２個のＭＯＳス
イッチングトランジスタへ結合されているバイポーラ接
合トランジスタ（ＢＪＴ）を有している。本回復回路は
、複数個のメモリセルからなる１つの列のビットライン
へ結合されており、別の回復回路が各真及び補元ビット
ラインへ結合されている。書込み動作期間中、これらの
ビットライン回復回路は脱活性化される。書込み動作か
らの回復期間中、Ｂｉｔ又はＢｉｔ　　ラインは、この
回路によって、より迅速にそれらの適切な値へプルアッ
プされる。
【００１７】好適実施例において、本回復回路は、該ビ
ットラインへ接続されているエミッタと、高電圧源へ接
続されているコレクタと、ノードへ接続されているベー
スとを持ったバイポーラトランジスタを有している。本
回復回路は、更に、高電圧とビットラインとの間に接続
されている直列接続されたＰＭＯＳ及びＮＭＯＳトラン
ジスタを有している。ＰＭＯＳ及びＮＭＯＳトランジス
タのゲートは、書込み信号を受取るために共通接続され
ており、一方ＰＭＯＳ及びＮＭＯＳトランジスタのソー
スとドレインとの間の接続は、該バイポーラベースが接
続されているノードを与えている。
【００１８】ビットラインへ結合されている回復回路に
加えて、電圧クランプ回路も該ビットラインへ結合され
ている。選択したセルヘの書込み動作期間中、該クラン
プ回路は、本実施例における一群の列に対する出力ライ
ンであるグループ真出力読取り又はグループ補元出力読
取りラインの何れか一方のみならず、該ビットラインの
一方を高電圧レベルへクランプする。書込み動作の後に
、同一の電圧クランプ回路が、グループ真出力又はグル
ープ補元出力ラインの低い方のもののみならず、低レベ
ルのビットラインを正しい読取り電圧近くへ回復させる
。付加的なスイッチング手段が、どのラインに電圧クラ
ンプ回路が実際に結合されるかを制御する。
【００１９】
【実施例】図５はスタティックランダムアクセスメモリ
セルの単一の列に対する回路の好適実施例を示した概略
図である。図示した回路は、一対のビットライン、即ち
Ｂｉｔ及びＢｉｔ　　ラインを有しており、各対のビッ
トラインはそれらに結合されて複数個のメモリセル５０
を有している。図５においては１つのメモリセル５０の
みが示されている。
【００２０】ビットライン列負荷構造１００は、メモリ
セルの列に対する負荷構造を与えており、その負荷構造
は、該セルの列へ結合されており且つセルの内容を実際
的に検知し且つ増幅するセンスアンプ（不図示）へ差動
電圧を発生する。この負荷構造は、本願出願人に譲渡さ
れている米国特許出願で「セルフロック型ビットライン
負荷構造（Ｓｅｌｆ−Ｌｏｃｋｉｎｇ　　Ｂｉｔ　　Ｌ
ｉｎｅ　　Ｌｏａｄ　　Ｓｔｒｕｃｔｕｒｅ）」という
名称の特許出願に記載されている。図５には示していな
いが、各メモリセルは適宜の行選択ラインへ結合されて
いる。行選択ライン及びＣＯＬＤＥＣＢは、読取り又は
書込みの何れかのためにアレイ内の特定のメモリセル５
０を選択するために共に使用される。
【００２１】ビットライン回復回路１５０はビットライ
ンへ結合されており、１つの回復回路がＢｉｔラインへ
結合されており且つ他の回復回路がＢｉｔ　　ラインへ
結合されている。それらの動作について以下に説明する
。
【００２２】メモリセルの予備の列を有するＳＲＡＭの
実施例におけるビットラインへ結合されているヒューズ
２１２及び２１３は、列の入力／出力ラインからメモリ
セルの欠陥性の列を切断するために焼切ることが可能で
ある。回路２５０は、グループ真又は補元出力読取り信
号の内のより高いものと書込み動作期間中における２本
のビットラインの内のより高いものとの両方に対するク
ランプ回路である。書込み動作が完了した後に、本回路
は、２つの出力読取り信号の内のより低いものを正しい
読取りレベルへ回復させ、且つ２本のビットラインの内
のより低いものの回復を援助する。
【００２３】制御回路２００は、メモリセルの特定の列
の読取り及び書込みを制御する。図示した如く、ＳＲＡ
Ｍにおけるメモリセルからなる各行が行選択ラインへ結
合されている。更に、メモリセルからなる各列は、ＣＯ
ＬＤＥＣＢ信号ライン（アクティブ低）、グループデー
タ真書込みライン、及びグループデータ補元書込みへ結
合されている。メモリセルの各列は、更に、グループ真
出力読取りライン及びグループ補元出力読取りラインへ
結合されている。共に、これら２本の出力ラインはグル
ープ出力バスを構成している。好適実施例においては、
メモリセルからなる８個の列が、８個の読取りパスゲー
トを介して出力バスへ結合されている。図５においては
、図示したメモリセルの列に対する読取りパスゲートは
トランジスタ２０１及び２０２である。ＣＯＬＤＥＣＢ
及び行選択ラインの同時的な活性化により、特定のメモ
リセルが書込まれるか又は読取られる。好適実施例にお
いては、各ＣＯＬＤＥＣＢラインが、最大で４個の列へ
結合させることが可能である。各列は、センスアンプ（
不図示）へ結合されている。１個を超えた数の列が同時
的に読取られるべき場合には、読取られる各列は別個の
センスアンプを必要とする。並列読取り動作が実施され
る場合には、読取りパスゲートが、各選択されたメモリ
セルから差動電圧出力を個々に割当てられたセンスアン
プへ供給する。
【００２４】ビットライン回復回路１５０が結合されて
いるメモリセルが読取られている場合には、グループデ
ータ真書込み及びグループデータ補元書込みラインの両
方が低電圧レベル、ここでは０Ｖにある。このことは、
トランジスタ１５１及び１５２をターンオンし、且つト
ランジスタ１５３及び１５４をターンオフする。従って
、ノードＢ及びＣはＶｄｄに保持される。トランジスタ
２０１及び２０２がターンオンし（ＣＯＬＤＥＣＢが読
取り動作期間中にアクティブ低へ移行）及びメモリセル
５０が出力バスへ結合される。その結果、セル５０が図
１に示したタイプのものであると仮定すると、より低い
レベルのビットラインはＶｄｄ−２００ｍＶにあり、且
つより高いレベルのビットラインはＶｄｄ−１００ｍＶ
にある。これらの電圧レベルは、ＢＪＴ１５５及び１５
６に対するＶｂｅよりも少ないものである。
【００２５】グループデータ真書込み及びグループデー
タ補元書込み信号の内の一方が高状態へ移行すると、列
が書込まれる。ＣＯＬＤＥＣＢ信号、特定のグループ真
又は補元書込み信号、及び行選択信号から形成される論
理的ＡＮＤが、どの列において且つどの特定のセルに対
して書込みが発生するかを決定する。書込み動作期間中
、ビットライン信号は、トランジスタ２０３及び又は２
０４の何れかを介して放電される。全部で８個のＮＭＯ
Ｓ書込みトランジスタが、本実施例におけるグループデ
ータ真書込み及びグループデータ補元書込みラインへ結
合されている。グループ出力信号は、グループ出力読取
りラインからグループ書込みラインの寄生容量を除去す
ることにより、より高速の読取り動作を可能とするため
に、グループ書込み信号から分離されている。
【００２６】書込み動作期間中、グループデータ真書込
み又はグループデータ補元書込み信号の何れかが活性状
態へ移行する（ここでは、高状態即ち＋５Ｖ）。以下の
例の場合には、グループデータ真書込みがアクティブ、
即ち活性状態であると仮定する。このことは、トランジ
スタ１５３をターンオンさせ、バイポーラ接合トランジ
スタ１５５のベース（ノードＣ）をエミッタへショート
させる。このことは、トランジスタ１５５を脱活性化さ
せ、従ってＢｉｔ　　ラインを低状態へプルさせること
が可能である。ＣＯＬＤＥＣＢバスは、選択した列に、
必要な低電圧レベルを供給する。Ｂｉｔ　　が放電され
ている間、ＢＪＴトランジスタ１５５上において少量の
貫通電流が存在する。このことは、主に基板効果のため
に、ＢＪＴトランジスタに対するＶｂｅがＮＭＯＳトラ
ンジスタ１５３のＶｔｎよりも小さいという事実から発
生する。本発明においては、トランジスタ１５３及び１
５４に対するＶｔｎ（電圧スレッシュホールド）は、約
０．８Ｖ（基板効果なし）であり、且つトランジスタ１
５５及び１５６に対するＶｂｅ（電圧ベース−エミッタ
）は約０．７Ｖである、更に、ＢＪＴ１５６上のベース
電荷は、ＮＭＯＳトランジスタ１５４がターンオンする
ことが可能である前に散逸せねばならない。トランジス
タ１５５が脱活性化されるのと同時的に、高電圧レベル
が、電圧調節回路２５０によって、メモリセル、特にＢ
ｉｔラインへ供給される。Ｂｉｔ　　ラインは、グルー
プデータ真書込みが高状態となった時にターンオンした
トランジスタ２０３を介してＣＯＬＤＥＣＢライン上の
電圧レベルへ放電する。Ｂｉｔラインは、この例におい
ては、ノードＥ（ＶＤＤ−Ｖｂｅ）における電圧にクラ
ンプされる。グループデータ真書込みが高状態であると
仮定すると、ノードＣがＢｉｔ　　ラインへショートさ
れ、そのことは、Ｂｉｔ　　が低状態へプルされる場合
に逆Ｖｂｅ問題を防止する。
【００２７】図６は、図５に示したＳＲＡＭメモリに対
する書込み及び書込みからの回復期間中のＢｉｔ及びＢ
ｉｔ　　波形を示している。図６に示した如く、読取り
動作期間中に維持されるビットラインの間の電圧差は約
１００ｍＶ（点Ａ）である。ここに記載する書込み動作
が開始すると、Ｂｉｔ　　ラインが低電圧レベル（点Ｂ
）へ放電される。Ｂｉｔラインは、回路２５０（図５）
によって、Ｖｄｄ−Ｖｂｅ（図６、点Ｃ）へクランプさ
れる。
【００２８】書込み動作の後に、回復期間中、Ｃｌａｍ
ｐ　　が高状態へ移行する（図５）。Ｂｉｔ　　が低状
態へ移行した時にターンオフされるビットライン付加回
路１００（図５）が、Ｂｉｔ　　が高状態へ復帰すると
ターンオンし、且つトランジスタ２２３がターンオフす
る。グループデータ真書込みが非活性低状態へ移行し、
トランジスタ２０３をターンオフする。トランジスタ１
５１がターンオンし、ＢＪＴトランジスタ１５５へ電流
を供給する。トランジスタ１５５のベースに格納されて
いる電荷が、回復されたビットライン高レベルがＶＤＤ
−Ｖｂｅ（図６、点Ｄ）を超えることを可能とする。容
量結合も、高ビットラインをＶＤＤ−Ｖｂｅを超えて結
合させる。この時点において、ビットライン負荷構造１
００がターンオンすると、ビットラインが短絡され、再
度読取り状態とされる（図６、点Ｅ）。本発明の動作は
、グループデータ補元書込みが高状態へ移行する場合に
は、上に説明した動作の実質的に鏡像関係にある。
【００２９】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論である
。例えば、高及び低Ｂｉｔ及びＢｉｔ　　ラインを画定
する電圧レベルを逆にすることが可能である。このこと
は、本回路において使用されるトランジスタタイプを逆
にすることによって補正することが可能である。
【図面の簡単な説明】
【図１】　　典型的な従来のＳＲＡＭメモリセルを示し
た概略図。
【図２】　　公知のＳＲＡＭにおけるＢｉｔライン及び
Ｂｉｔ　　ライン上の信号に対する電圧と時間の関係を
示した説明図。
【図３】　　公知のビットライン回復回路を示した概略
図。
【図４】　　別の公知のビットライン回復回路を示した
概略図。
【図５】　　本発明の一実施例に基づいて構成された書
込み回復回路を示した概略図。
【図６】　　本発明の電圧対時間性能を示した説明図。
【符号の説明】
５０　　メモリセル １００　　ビットライン列負荷構造 １５０　　ビットライン回復回路 ２００　　制御回路 ２５０　　クランプ回路

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】　　複数個のメモリセルを具備するメモリ
    システムで、前記メモリセルが複数個の列に配列されて
    おり、各列が真出力ラインと補元出力ラインとを持って
    おり、前記列内の各メモリセルが前記真出力ラインと前
    記補元出力ラインとに結合されており、前記メモリセル
    がそれらに書込まれ且つそれらから読取られる情報を持
    っており、そのようなメモリシステムにおける書込み回
    復回路において、書込み回復回路手段が設けられており
    、各列のメモリセルは前記真出力ラインへ結合されてい
    る第１書込み回復回路手段と、前記補元出力ラインへ結
    合されている第二書込み回復回路手段とを具備しており
    、前記真出力ラインと前記補元出力ラインの両方に結合
    されており前記メモリセルへ書込まれる情報に応答して
    前記第一及び第二書込み回復回路手段をオン及びオフさ
    せるスイッチング手段が設けられていることを特徴とす
    る書込み回復回路。
  2. 【請求項２】　　請求項１において、前記第一及び第二
    書込み回復回路手段の両方において、ベースとエミッタ
    とコレクタとを持ったバイポーラ接合トランジスタ手段
    が設けられており、前記第一書込み回復回路手段におけ
    るバイポーラトランジスタ手段のエミッタが前記真出力
    ラインへ結合されており、前記第二書込み回復回路手段
    におけるバイポーラ接合トランジスタ手段のエミッタが
    前記補元出力ラインへ結合されており、両方のバイポー
    ラ接合トランジスタ手段のコレクタが電圧供給源へ結合
    されており、前記第一書込み回復回路手段におけるバイ
    ポーラ接合トランジスタ手段のベースが第一ノードへ結
    合されており、且つ前記第二書込み回復回路手段におけ
    るバイポーラ接合トランジスタ手段のベースが第二ノー
    ドへ結合されており、ゲートとソースとドレインとを持
    ったＮＭＯＳトランジスタ手段が設けられており、前記
    第一書込み回復回路手段におけるＮＭＯＳトランジスタ
    手段のドレインが前記真出力ラインへ結合されており、
    前記第二書込み回復回路手段におけるＮＭＯＳトランジ
    スタ手段のドレインが前記補元出力ラインへ結合されて
    おり、前記第一書込み回復回路手段におけるＮＭＯＳト
    ランジスタ手段のソースが前記第一ノードヘ結合されて
    おり、前記第二書込み回復回路手段におけるＮＭＯＳト
    ランジスタ手段のソースが前記第二ノードへ結合されて
    おり、前記第一書込み回復回路手段におけるＮＭＯＳト
    ランジスタ手段のゲートが補元書込み信号ラインへ結合
    されており、且つ前記第二書込み回復回路手段における
    ＮＭＯＳトランジスタ手段のゲートが真書込み信号ライ
    ンへ結合されており、ゲートとソースとドレインとを持
    ったＰＭＯＳトランジスタ手段が設けられており、前記
    第一及び第二書込み回復回路手段におけるＰＭＯＳトラ
    ンジスタ手段のソースが前記電圧供給源へ結合されてお
    り、前記第一書込み回復回路手段におけるＰＭＯＳトラ
    ンジスタ手段のゲートが前記補元書込み信号ラインへ結
    合されており、前記第二書込み回復回路手段におけるＰ
    ＭＯＳトランジスタのゲートが前記真書込み信号ライン
    へ結合されており、前記第一書込み回復回路手段におけ
    るＰＭＯＳトランジスタ回路手段のドレインが前記第一
    ノードへ結合されており、且つ前記第二書込み回復回路
    手段におけるＰＭＯＳトランジスタ手段のドレインが前
    記第二ノードへ結合されていることを特徴とする書込み
    回復回路。
  3. 【請求項３】　　少なくとも第一セルと、前記セルへ結
    合されている第一及び第二ビットラインと、前記ビット
    ラインの選択した一方の上における電位を減少させるこ
    とにより前記セル内に情報を書込むための書込み手段と
    、前記ビットラインが互いに予め定めた差以内にある場
    合に動作可能な前記セルから情報を読取るための読取り
    手段とを具備するメモリシステムにおける書込み回復回
    路において、予め定めたクランプ電圧を発生するための
    電圧発生器手段が設けられており、前記第一ビットライ
    ン及び前記電圧発生器手段へ結合して第一スイッチング
    手段が設けられており、前記第二ビットライン及び前記
    電圧発生器手段に結合して第二スイッチング手段が設け
    られており、前記第一及び第二スイッチング手段は、前
    記セルへ情報が書込まれる場合に、前記ビットラインの
    選択されなかったものに対し前記予め定めたクランプ電
    圧をスイッチングし且つ情報を前記セルに書込んだ後前
    記ビットラインの選択したものに対し前記予め定めたク
    ランプ電圧をスイッチングして前記ビットラインを予め
    定めた電圧差へ回復させることを特徴とする書込み回復
    回路。
  4. 【請求項４】　　請求項３において、前記電圧発生器手
    段において、ベースとコレクタとエミッタとを持った第
    一バイポーラ接合トランジスタが設けられており、前記
    コレクタは電圧供給源へ結合されており、エミッタとベ
    ースとコレクタとを持った第二バイポーラ接合トランジ
    スタ手段が設けられており、前記コレクタは電圧供給源
    へ結合されており、ゲートとソースとドレインとを持っ
    た第一ＰＭＯＳトランジスタが設けられており、前記ソ
    ースは前記第一バイポーラ接合トランジスタのエミッタ
    へ結合されており、前記ドレインは接地電圧供給源へ結
    合されており、且つ前記第一ＰＭＯＳトランジスタのゲ
    ート及び前記第二バイポーラトランジスタのベースが真
    クランプ信号ラインへ結合されており、ゲートとソース
    とドレインとを持った第二ＰＭＯＳトランジスタが設け
    られており、前記ソースは前記第二バイポーラ接合トラ
    ンジスタのエミッタへ結合されており、前記第二ＰＭＯ
    Ｓトランジスタのゲート及び前記第一バイポーラ接合ト
    ランジスタのベースは補元クランプ信号ラインへ結合さ
    れており且つ前記ドレインが接地電圧供給源へ結合され
    ていることを特徴とする書込み回復回路。
  5. 【請求項５】　　請求項４において、前記第一スイッチ
    ング手段において、ベースとエミッタとコレクタとを持
    ったバイポーラ接合トランジスタが設けられており、前
    記コレクタは前記電圧供給源へ結合されており、前記ベ
    ースは第一ノードへ結合されており、且つ前記エミッタ
    は前記第一ビットラインへ結合されており、ソースとゲ
    ートとドレインとを持ったＰＭＯＳトランジスタが設け
    られており、前記ソースは前記電圧供給源へ結合されて
    おり、前記ゲートは補元書込み信号ラインへ結合されて
    おり、且つ前記ドレインは前記第一ノードへ結合されて
    おり、ソースとゲートとドレインとを持ったＮＭＯＳト
    ランジスタが設けられており、前記ソースが前記第一ノ
    ードへ結合されており、前記ゲートが前記補元書込み信
    号ラインへ結合されており、且つ前記ドレインが前記第
    一ビットラインへ結合されていることを特徴とする書込
    み回復回路。
  6. 【請求項６】　　請求項５において、前記第二スイッチ
    ング手段において、ベースとエミッタとコレクタとを持
    ったバイポーラトランジスタが設けられており、そのコ
    レクタが前記電圧供給源へ結合されており、そのベース
    が第二ノードへ結合されており、且つそのエミッタが前
    記第二ビットラインへ結合されており、ソースとゲート
    とドレインとを持ったＰＭＯＳトランジスタが設けられ
    ており、そのソースが前記電圧供給源へ結合されており
    、そのゲートが真書込み信号ラインへ結合されており、
    且つそのドレインが前記第二ノードへ結合されており、
    ソースとゲートとドレインとを持ったＮＭＯＳトランジ
    スタが設けられており、そのソースが前記第二ノードへ
    結合されており、そのゲートが前記真書込み信号ライン
    へ結合されており、且つそのドレインが前記第二ビット
    ラインへ結合されていることを特徴とする書込み回復回
    路。
JP3230745A 1990-06-06 1991-06-06 個別的ビットライン回復回路 Pending JPH04248193A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US533978 1990-06-06
US07/533,978 US5058067A (en) 1990-06-06 1990-06-06 Individual bit line recovery circuits

Publications (1)

Publication Number Publication Date
JPH04248193A true JPH04248193A (ja) 1992-09-03

Family

ID=24128202

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3230745A Pending JPH04248193A (ja) 1990-06-06 1991-06-06 個別的ビットライン回復回路

Country Status (6)

Country Link
US (1) US5058067A (ja)
EP (1) EP0461430B1 (ja)
JP (1) JPH04248193A (ja)
KR (1) KR100207942B1 (ja)
CA (1) CA2043928A1 (ja)
DE (1) DE69122430T2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8989883B2 (en) 2010-03-25 2015-03-24 Verisign, Inc. Systems and methods for providing access to resources through enhanced audio signals

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2656455B1 (fr) * 1989-12-21 1992-03-13 Bull Sa Circuit de precharge d'un bus de memoire.
US5229967A (en) * 1990-09-04 1993-07-20 Nogle Scott G BICMOS sense circuit for sensing data during a read cycle of a memory
US5173877A (en) * 1990-12-10 1992-12-22 Motorola, Inc. BICMOS combined bit line load and write gate for a memory
US5257227A (en) * 1991-01-11 1993-10-26 International Business Machines Corp. Bipolar FET read-write circuit for memory
US5228106A (en) * 1991-05-30 1993-07-13 Integrated Device Technology, Inc. Track-and-regenerate amplifiers and memories using such amplifiers
FR2694826B1 (fr) * 1992-08-13 1994-09-16 Thomson Composants Militaires Circuit intégré de mémoire avec protection contre des perturbations.
US6061276A (en) 1997-02-07 2000-05-09 Fujitsu Limited Semiconductor memory device and a semiconductor integrated circuit
KR100498589B1 (ko) * 1997-12-30 2005-09-12 주식회사 하이닉스반도체 클램프 회로
JP3248482B2 (ja) * 1998-03-13 2002-01-21 日本電気株式会社 半導体記憶装置
KR100568544B1 (ko) * 2004-09-20 2006-04-07 삼성전자주식회사 계층적 비트 라인 구조를 가지는 반도체 메모리 장치 및반도체 메모리 장치의 동작 방법
US7643357B2 (en) * 2008-02-18 2010-01-05 International Business Machines Corporation System and method for integrating dynamic leakage reduction with write-assisted SRAM architecture
JP2016081549A (ja) 2014-10-17 2016-05-16 ローム株式会社 半導体記憶装置
US11984151B2 (en) 2021-07-09 2024-05-14 Stmicroelectronics International N.V. Adaptive bit line overdrive control for an in-memory compute operation where simultaneous access is made to plural rows of a static random access memory (SRAM)
US12087356B2 (en) 2021-07-09 2024-09-10 Stmicroelectronics International N.V. Serial word line actuation with linked source voltage supply modulation for an in-memory compute operation where simultaneous access is made to plural rows of a static random access memory (SRAM)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4639899A (en) * 1983-09-27 1987-01-27 Advanced Micro Devices, Inc. Memory circuit having a memory reset and recovery controller
US4926384A (en) * 1988-01-25 1990-05-15 Visic, Incorporated Static ram with write recovery in selected portion of memory array
KR0141494B1 (ko) * 1988-01-28 1998-07-15 미다 가쓰시게 레벨시프트회로를 사용한 고속센스 방식의 반도체장치
US4866674A (en) * 1988-02-16 1989-09-12 Texas Instruments Incorporated Bitline pull-up circuit for a BiCMOS read/write memory

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8989883B2 (en) 2010-03-25 2015-03-24 Verisign, Inc. Systems and methods for providing access to resources through enhanced audio signals
US9299386B2 (en) 2010-03-25 2016-03-29 Verisign, Inc. Systems and methods for providing access to resources through enhanced audio signals

Also Published As

Publication number Publication date
DE69122430D1 (de) 1996-11-07
KR100207942B1 (ko) 1999-07-15
EP0461430A1 (en) 1991-12-18
CA2043928A1 (en) 1991-12-07
EP0461430B1 (en) 1996-10-02
US5058067A (en) 1991-10-15
DE69122430T2 (de) 1997-04-03

Similar Documents

Publication Publication Date Title
JPH0863973A (ja) 集積回路用パワーオン回路
US5850359A (en) Asynchronous high speed zero DC-current SRAM system
US5058067A (en) Individual bit line recovery circuits
US6459611B2 (en) Low power SRAM memory cell having a single bit line
US5706231A (en) Semiconductor memory device having a redundant memory cell
JP2845212B2 (ja) 半導体記憶装置
US4926383A (en) BiCMOS write-recovery circuit
CN110782925A (zh) 电力供应控制
US5229967A (en) BICMOS sense circuit for sensing data during a read cycle of a memory
US5200710A (en) Current mirror amplifier circuit and method of driving the same
EP0449282B1 (en) Semiconductor memory circuit
EP0469834B1 (en) A BICMOS logic circuit with self-boosting immunity and a method therefor
US4864540A (en) Bipolar ram having no write recovery time
US4404662A (en) Method and circuit for accessing an integrated semiconductor memory
US5220532A (en) Self-locking load structure for static ram
US5475635A (en) Memory with a combined global data line load and multiplexer
EP0031036B1 (en) Dynamic bipolar integrated memory device
US4787068A (en) MOS-type memory circuit
US5453951A (en) Fast voltage equilibration of complementary data lines following write cycle in memory circuits
JPH06349276A (ja) 半導体記憶装置
EP0092062B1 (en) Voltage balancing circuit for memory systems
US5463580A (en) Static semiconductor memory device having improved read operation margin and speed
EP0318094B1 (en) Integrated memory circuit with on-chip supply voltage control
US20240371435A1 (en) Memory circuit and word line driver
US5121357A (en) Static random access split-emitter memory cell selection arrangement using bit line precharge