JPH034999B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、電流切換型メモリセルを有するバ
イポーラメモリ回路の如きメモリ回路に関する。

電流切換型メモリセルを有するバイポーラメモ
リ回路は、情報の読み出しサイクルと書き込みサ
イクルの区別を書き込み制御信号を受けることに
よつて行なつている。

そのため、例えば読み出しサイクル期間におい
て書き込み制御信号に雑音が加わると誤動作の原
因となる。

上記の雑音等に対し回路が誤動作しないように
するために特開昭52−35535号公報に記載されて
いるように書き込み制御信号と、これを遅延させ
た信号とを論理合成し、その遅延時間以下のパル
ス雑音を除去する方法がある。しかしながら、上
記の公知の方法によると、論理合成の結果、書き
込み時間が減少するので、外部から供給する書き
込み制御信号のパルス幅を大きくしなければなら
ず、そのため書き込みサイクル期間が長くなつて
しまう。

この発明は、高速で安定した書き込み動作が行
なわれるメモリ回路を提供することにある。

この発明の他の目的は、書き込み制御信号の印
加タイミングマージンを大きくできるメモリ回路
を提供することにある。

この発明の他の目的は、情報読み出し回路の動
作電流の変化によつて生ずる基準電位の小さいメ
モリ回路を提供することにある。

この発明の更に他の目的は、以下の説明及び図
面から明らかとなるであろう。

この発明に従うと、外部から供給される書き込
み制御信号に対して所定の時間遅れを有し、か
つ、そのパルス幅に無関係に一定となるパルス幅
の信号を形成するパルス発生回路が設けられ、こ
のパルス発生回路の出力信号が実質的にメモリセ
ルのための書き込み制御信号とされる。

以下、実施例とともに、この発明を詳細に説明
する。

第１図は、この発明の一実施例を示すバイポー
ラメモリ回路のブロツク図である。

１はメモリアレイであり、後で第３図から明ら
かとなるような複数の電流切替（エミツタ結合）
型メモリセルと複数のワード線W₁₁ないしW₃₂₁
と、複数のデイジツト線D₁ないしD₆₄とを含んで
いる。

２はＸアドレスデコーダであり、複数ビツトの
アドレス信号A₀ないしA₄を受けることにより、
上記メモリアレイ１の複数のワード線のうちの１
本を選択するためのＸアドレス選択信号を形成す
る。

３はワードドライバであり、上記Ｘアドレスデ
コーダ２の出力を受けることによつて上記ワード
線の選択を行なう。

４はＹアドレスデコーダであり、複数ビツトの
アドレス信号A₅ないしA₉を受けることにより上
記メモリアレイの複数のデイジツト線を選択する
ためのＹアドレス選択信号Y₁ないしY₃₂を形成す
る。

５は、デイジツト線選択回路であり、上記Ｙア
ドレス選択信号によつて上記メモリアレイの複数
のデイジツト線を選択する。

第３図に上記第１図のメモリアレイ１、Ｘアド
レスデコーダ２、ワードドライバ３及びデイジツ
ト線選択回路５の具体例が示されている。

メモリアレイ１は、それぞれが抵抗R₁，R₁、
ダイオードD₁，D₂及びマルチエミツタトランジ
スタQ₁，Q₂によつて構成されマトリクス配置さ
れたメモリセルMS₁₁ないしMS₂₂、同一行に配置
された複数のメモリセルに共通に接続されたワー
ド線W₁₁，W₂₁、同一行に配置された複数のメモ
リセルに共通に接続された下側ワード線W₁₂，
W₂₂、上記下側ワード線W₁₂，W₂₂と負電源端子
V_EEとの間に接続された保持電流限IR₁，IR₂及び
同一列に配置された複数のメモリセルに共通に接
続されたデイジツト線D₁ないしD₄とから構成さ
れている。

Ｘアドレスデコーダ２は、入力アドレス信号に
対しその反転信号と非反転信号とを出力するアド
レスバツフアBA₀ないしBA₄と、それぞれのベー
スに上記アドレスバツフアBA₀ないしBA₄の出力
信号を選択的に受けるトランジスタQ₃ないしQ₄
と、ベースに基準電圧E₁を受けるトランジスタ
Q₅と抵抗R₃，R₄とから構成されたノア回路２
１′ないし２５′とから構成されている。

ワードドライバ３は、それぞれがエミツタフオ
ロワトランジスタがQ₆を含むエミツタフオロワ
回路３１ないし３５から構成されている。

デイジツト線選択回路５は、書き込み及び読み
出し回路５１、選択回路５２及び定電流回路５３
から構成されている。

書き込み及び読み出し回路５１は、デイジツト
線D₁ないしD₄に対応して設けられたトランジス
タQ₇ないしQ₁₀を含んでいる。一対のデイジツト
線D₁とD₂，D₃とD₄のうちの一方のデイジツト線
D₁，D₃にエミツタが接続されたトランジスタQ₇
とQ₉は、コレクタがセンス線S₁に共通接続され、
ベースが書き込み線W₁に共通接続されている。
同様に他方のデイジツト線D₂，D₄に接続された
トランジスタQ₈とQ₁₀はコレクタが上記センス線
S₁と対をなすセンス線S₂に共通接続され、ベース
が上記書き込み線W₁と対をなす書き込み線W₀に
共通接続されている。

選択回路５２は、上記デイジツト線D₁ないし
D₄に対応して設けられたトランジスタQ₁₁ないし
Q₁₄を含んでいる。一対のデイジツト線D₁とD₂に
対応させられたトランジスタQ₁₁とQ₁₂のベース
にはＹアドレスデコーダ５のＹアドレス選択信号
Y₁が供給され、同様に他の一対のデイジツト線
D₃とD₄に対応させられたトランジスタQ₁₃とQ₁₄
のベースにはＹアドレス選択信号Y₂が供給され
る。

定電流回路５３は、それぞれのデイジツト線
D₁ないしD₄と負電源端子V_EEとの間に接続された
定電流手段IR₃ないしIR₆から構成されている。

上記メモリアレイ１のメモリセルの選択、非選
択及び選択時の情報の読み出し、書き込みは、デ
イジツト線に共通接続されメモリセルのトランジ
スタと、読み出し書き込み回路５１のトランジス
タと選択回路の５２のトランジスタとの電流切換
動作に応じて決められる。

すなわち、非選択のワード線は比較的低電位
（以下V_Lと称する）にされ、選択のワード線はこ
のワード線に接続されたメモリセルにおける２つ
のトランジスタQ₁，Q₂のコレクタ電位のうちの
低い方の電位が、上記の非選択のワード線に接続
されたメモリセルにおける２つのトランジスタ
Q₁，Q₂のコレクタ電位のうちの高い方の電位よ
りも高くなるように比較的高電位（以下V_Hと称
する）にされる。

非選択のＹアドレス選択線の電位は、上記V_H
よりも若干高いような高電位（以下V_YHと称す
る）にされ、選択のＹアドレス選択線の電位は、
選択されたワード線に接続されたメモリセルにお
ける２つのトランジスタQ₁，Q₂の低い方のコレ
クタ電位よりも低い電位（以下V_YLと称する）に
される。

書き込み線W₁，W₀は、読み出し時において、
選択のワード線に接続されたメモリセルのトラン
ジスタQ₁のコレクタ電位のトランジスタQ₂のコ
レクタ電位との中間の基準電位（以下V_Rと称す
る）にされ、書き込み時において、書き込むべき
情報に応じて選択された一方が上記の２つのコレ
クタ電位の低い電位よりも低い電位（以下L_WLと
称する）にされ他方がほぼ上記の基準電位V_Rに
される。

例えば、Ｙアドレス選択線Y₁が非選択の場合、
このＹアドレス選択線Y₁の高電位V_YHによつて選
択回路５２のトランジスタQ₁₁とQ₁₂とがオン状
態とされ、定電流手段とIR₃，IR₄にはこのトラ
ンジスタQ₁₁，Q₁₂から電流が供給される。その
ため、メモリセルMS₁₁及びMS₂₁においてデイジ
ツト線D₁，D₂に接続されたエミツタl₁，l₃はオフ
状態のままである。また、読み出し書き込み回路
５１のトランジスタQ₇，Q₈もオフ状態のままで
ある。この場合、上記メモリセルMS₁₁，MS₂₁に
は、保持電流手段IR₁，IR₂によつて情報保持の
ための電流が流れる。

ワード線W₁₁とＹアドレス選択線Y₁とによつて
メモリセルMS₁₁が選択される。この場合、デイ
ジツト線D₁，D₂にエミツタが結合された各トラ
ンジスタ相互のベース電位によつて、選択回路５
２のトランジスタQ₁₁，Q₁₂はオフ状態である。

特に制限されないが、メモリセルにおける記憶
情報の１がトランジスタQ₁のオン状態とトラン
ジスタQ₂のオフ状態に対応させられ、０がトラ
ンジスタQ₁のオフ状態とQ₂のオン状態に対応さ
せられる。

読み出し時において上記の選択させたメモリセ
ルMS₁₁の情報が１であるならば、このメモリセ
ルMS₁₁のトランジスタQ₁のベース電位はトラン
ジスタQ₇のベース電位V_Rよりも高く、従つて上
記トランジスタQ₁のエミツタl₁から定電流手段
IR₃に電流が流される。これに対し、トランジス
タQ₂のベース電位はトランジスタQ₈のベース電
位V_Rよりも低く、上記トランジスタQ₈から定電
流手段IR₄に電流が流される。上記の電流がセン
ス線S₂に接続された負荷抵抗R₆に電圧降下を起
させる。すなわち、選択されたメモリセルMS₁₁
における記憶情報の１に応じてセンス線S₁が高レ
ベルにされ、S₂が低レベルにされる。

書き込み時において、例えば書き込み線W₁が
低電位V_WLにされ、W₀が基準電位V_Rにされる。
この場合、メモリセルMS₁₁のトランジスタQ₁の
予めのオン状態、オフ状態に関係なく、このトラ
ンジスタQ₁とトランジスタQ₇との電流切替動作
により、このトランジスタQ₁のエミツタl₁から定
電流手段IR₃に電流が流される。その結果、トラ
ンジスタQ₁がオン状態とされ、メモリセルMS₁₁
には情報としての１が書き込まれることになる。

第１図において、B₂ないしB₄はそれぞれ外部
から入力されるチツプ選択信号Ｂ、書き込み
制御信号、データ入力信号Dinを受ける入力
バツフア回路である。

上記バツフア回路B₂は、バツフア回路B₁とゲ
ート回路G₁及びG₂とに供給するための、入力の
チツプ選択信号と同相の信号を出力する。な
お、この実施例において、後述からも明らかとな
るようにチツプ、すなわちメモリ回路は上記のチ
ツプ選択信号の低レベルによつて選択状態と
され、高レベルによつて非選択状態とされる。

バツフア回路B₃は、後述するパルス発生回路
６に供給するための入力の書き込み制御信号
と同相の信号と、上記バツフア回路B₁に供給す
るための逆相の信号とを出力する。上記書き込み
制御信号は、メモリセルに情報を書き込むと
きに低レベルにされ、メモリセルから情報を読み
出すときに高レベルにされる。

バツフア回路B₄は、ゲートG₁に供給するため
の入力データ信号Dinに対し逆相の信号と、ゲー
ト回路G₂に供給するための同相の信号とを出力
する。

パルス発生回路６は、第２図に示すように、上
記バツフア回路B₃から供給された書き込み制御
信号を遅延させる第１の遅延回路７と、この
遅延回路７から出力される遅延信号と上記書き込
み制御信号とを入力とするNORゲート回路
G₃と、このゲート回路G₃の出力信号を遅延させ
る第２の遅延回路８と、上記ゲート回路G₃の出
力をセツト入力とし、上記第２の遅延回路８の出
力をリセツト入力とするリセツト優先のフリツプ
フロツプ回路９とにより構成され、上記フリツプ
フロツプ回路９の反転出力から上記ゲート回路
G₁，G₂に入力する書き込み制御信号′を得る
ものである。

ゲート回路G₁は、上記のような入力バツフア
B₂を介したチツプ選択信号とパルス発生回路
６を介した書き込み制御信号′と、バツフア回
路B₄を介した入力データ信号Dinの反転信号とを
受けることにより、書き込み線W₁に書き込み信
号を出力する。上記書き込み線W₁における書き
込み信号は、上記パルス発生回路６から供給され
る書き込み制御信号′が高レベルのとき及び入
力データ信号Dinが情報の０に対応して低レベル
のとき、前記の基準電位V_Rとされ、上記書き込
み制御信号′が低レベルであり、かつ入力デー
タ信号Dinが情報の１に対応して高レベルである
とき前記の低電位V_WLにされる。

ゲート回路G₂は、バツフア回路B₄を介して入
力データ信号Dinと同様の信号を受ける他は上記
ゲート回路G₁と同様な構成とされ、従つて、書
き込み制御信号′が低レベルであり、かつ入力
データ信号Dinが情報の０に対応して低レベルで
あるときのみ書き込み線W₀に低電位V_WLのレベ
ルの信号を出力し、それ以外では中間電位V_Rの
レベルの信号を出力する。

上記構成の各回路ブロツクは、周知の半導体集
積回路技術によつて、１つの半導体基板上に形成
される。

第５図は、上記構成のバイポーラメモリ回路の
タイムチヤートを示している。

チツプは、チツプ選択信号が時刻t0におい
て低レベルにされることに応じて選択状態とされ
る。

次に、時刻t₁においてアドレス信号Aiが選択す
べきメモリセルに対応した状態に設定される。上
記時刻t₁から回路における遅延時間の後の時刻t₂
において選択されたメモリセルの情報に対応した
信号D_OUTが出力する。

データを書き込む場合は、例えば時刻t₃におい
て入力データDinが設定され、次いで時刻t4にお
いて書き込み制御信号が予めの高レベルから
低レベルにされる。

パルス発生回路６におけるノアゲート回路G₃
は、上記の書き込み制御信号が低レベルとさ
れている期間が遅延回路７の遅延時間Z₁に達する
とその２つの入力端子に低レベル信号を受けるこ
とになる。すなわち、上記ノアゲート回路G₉は、
上記時刻t₄から時間Z₁が経過した時刻t₅において
低レベルから高レベルに変化する信号を出力す
る。RSフリツプフロツプ回路９は、上記時刻t₅
における上記ノアゲート回路G₃の出力信号によ
りセツトされ、その反転出力端子における書き
込み制御信号′を低レベルにさせる。

遅延回路８は、上記時刻t₅からその遅延時間Z₂
を経過した時刻t₆において高レベルとなる信号を
出力する。その結果、上記RSフリツプフロツプ
回路９はリセツトされ、その反転出力端子にお
ける書き込み制御信号′を再び高レベルにさせ
る。

従つて、書き込み制御信号の低レベル期間
が遅延回路７の遅延時間Z₁より長ければ常にゲー
ト回路G₁及びG₂は、外部から供給される書き込
み制御信号から時間Z₁だけ遅延させられた時
刻から一定時間Z₂の間だけ書き込み動作を行うこ
とになる。

上記の書き込み動作が終了した後の時刻t₇にお
いて新たなメモリセルを選択するようにアドレス
信号Aiが変更され、次いで上記と同様に情報の
読み出し動作もしくは書き込み動作が行なわれ
る。

上記のような電流切換型のメモリセルを有する
バイポーラ回路において、任意のメモリセルに情
報の書き込みをするのに必要な最小の時間t_W、す
なわち書き込み制御信号′における最小のパル
ス幅は、第６図の特性曲線Ａのようにアドレス信
号Aiに対する書き込み制御信号′のセツトア
ツプ時間t_WSAに応じて変化する。従つて、上記書
き込み制御信号′における低レベルの期間すな
わち一定の書き込み時間Z₂は上記書き込み時間t_W
よりも大きく設定する必要が有る。

この実施例に従えば、ゲート回路G₁，G₂に供
給する書き込み制御信号′の低レベル期間Z₂
は、パルス発生回路６内の遅延回路８によつて一
定に決められ、外部からの書き込み制御信号
の期間が遅延回路７の遅延時間Z₁よりも長ければ
この期間に影響されない。

上部の外部から供給される書き込み制御信号
WEの低レベル期間は上記書き込み時間t_Wによつ
て制限されることなく、上記パルス発生回路６の
起動に必要な期間、すなわち遅延時間Z₁を若干越
える期間まで短くすることができる。また、上記
のように内部で書き込み制御信号′を形成する
ことから、上記の外部から供給する書き込み制御
信号はそのバツクエツジａをアドレス信号Ai
のバツクエツジｂまで遅らせることができる。従
つて、上記の外部から供給する書き込み制御信号
WEは、そのタイミングマージンを大きくするこ
とができる。

メモリアレイにおけるいかなるメモリセルにも
情報の書き込みが生じないとする条件のもので設
定される書き込み制御信号の最大のパルス幅、す
なわちノツト・ライトパルス（Not Write
Pluse）幅tnwpは、第６図の曲線Ｂのように、ア
ドレス信号に対する書き込み信号のセツトアツプ
時間t_WSAによつて変化し、所定のセツトアツプ時
間ｔのもとで極少になる。上記のセツトアツプ時
間ｔにおけるように、ノツト・ライト・パルス幅
が小さいということは、書き込み制御信号線にロ
ジツクスレツシヨールド電圧を越えるパルス雑音
が加わつた場合、このパルス雑音が書き込み制御
信号とみなされてしまい、メモリセルに誤つて情
報が書き込まれてしまうことを意味する。

この実施例に従うと、パルス発生回路６が、所
定時間Z₁以上のパルス幅の信号によつて初めて起
動される構成とされているので、外部から供給さ
れる書き込み制御信号にパルス雑音が有つて
も、このパルス雑音は、上記パルス発生回路６に
よつて無視される。すなわち、ゲート回路G₁，
G₂に外部からの雑音が加えられないことにより、
誤つた書き込み動作は生じない。

この実施例に対し、外部から供給される書き込
み制御信号をバツフア回路B₃を介して直接ゲ
ート回路G₁，G₂に供給するような場合、所定値
以上のノツト・ライト・パルス幅tnwpを得るた
めに、アドレス信号に書き込み制御信号のセツト
アツプ時間t_WSAを所定値以上にしなければならな
い。

これに対して、この実施例に従うと、内部で形
成される書き込み制御信号′が、外部から供給
される書き込み制御信号に対し、パルス発生
回路６の遅延時間Z₁だけ遅延させられることによ
り、アドレス信号Aiのバツクエツジａから外部
の書き込み制御信号のバツクエツジｂまでの
時間差を零まで減少させることが可能である。そ
の結果、外部書き込み制御信号のタイミング
マージンを大きくすることができる。

この実施例においては前記の理由及び上記の理
由により書き込みサイクルにより高速度にするこ
とができる。

また実施例のように、書き込み制御信号によつ
て出力バツフア回路B₁の動作を制御する構成で
あつて、上記出力バツフア回路B₁の動作タイミ
ングをゲート回路G_1，G₂の動作タイミングと異
ならせる構成とするときは、次のような効果を得
ることができる。

すなわち、出力バツフア回路B₁は、例えば第
４図のように、比較的重い終端抵抗R_Lを持つて
いる場合、高レベルの出力を生じさせる動作電流
と低レベルの出力を生じさせる動作電流が大きく
異なることになる。例えば高レベルの出力を生じ
させる動作電流は22ｍＡ程度の大きい値とされ、
低レベルの出力を生じさせる動作電流は６ｍＡ程
度の小さい値とされる。

第１図の構成によると、書き込み動作でないと
き、出力バツフア回路B₁からは、アドレス信号
Aiによつて選択されたメモリセルの記憶情報に
対応した信号が出力している。上記の出力バツフ
ア回路B₁の出力は、書き込み制御信号の低レ
ベルによつて書き込み動作とされたとき、強制的
に低レベルにされる。

従つて、例えば第５図Ｄのように、書き込み制
御信号が時刻t10において低レベルにされる
と、この時刻t10とほぼ同じ時刻t11において出力
バツフア回路B₁はその出力が高レベルから低レ
ベルに変化させられることになり、その動作電流
が大きく変化することになる。

メモリ回路の電源線、例えば接地配線GNDの
インダクタンス成分（図示しない）には、上記の
動作電流の大きい変化に応じて電圧が発生させら
れる。そのため、接地配線GNDの電位は、第５
図Ｉのように変化する。

この実施例のようにすると、外部からの書き込
み制御信号に対して書き込み動作が、遅延回路７
による遅延時間Z₁だけ遅らされるので、上記電源
線の変動タイミングと書き込みパルスW₀，W₁の
フロントエツジ（書き込み動作開始タイミング）
との位相をずらすことができる。従つて、安定し
た電源電圧状態で書き込み動作を行なうことがで
きる。

第７図は、上記電源線における電位の変動を小
さくするため、上記バツフア回路B₃から出力さ
れる書き込み制御信号を積分回路１０を介して出
力バツフア回路B₁に供給しようするものである。

これにより、バツフア回路B₁の制御信号の立
ち上り及び立ち下りの変化率を小さくできるから
電源線GNDの電圧変動を小さくすることができ、
この変動タイミングと書き込みパルスW₁との立
ち上りタイミングとが同期したものであつても、
安定した書き込み動作を図ることができるように
なる。

なお、上記出力バツフア回路B₁の制御信号WE
は、この信号WEを形成する入力バツフア回路R₃
の出力駆動能力を小さくすること等によりその立
ち上り又は立ち下りの変化率を小さくするもので
あつてもよい。

この発明は、前記実施例に限定されず、パルス
発生回路６は、種々変形でき、論理レベルの採り
方によつては、ゲート回路G₃をNANDゲート回
路等用いるものであつてもよい。また、フリツプ
フロツプ回路９と遅延回路８とは、ワンシヨツト
マルチバイブレータに置き換えるものであつても
良い。

パルス発生回路６には、第８図のように、抵抗
R₇ないしR₉、トランジスタQ₂₀ないしQ₂₃、およ
び基準電圧源E₂，E₃から構成され、チツプ選択
信号と書き込み制御信号を受ける論理回路
から、書き込み制御信号を供給するようにしても
良い。

なお、第８図においては読み出し動作時にトラ
ンジスタQ₂₅とQ₂₆はそのベースが基準電位E₄よ
りも高電位にされるのでオン状態にされる。これ
に応じてトランジスタQ₂₇，Q₂₈はオフ状態とさ
れる。トランジスタQ₂₉とQ₃₀のうちの入力デー
タの信号Dinによりオン状態とされるトランジス
タの電流が上記トランジスタのQ₂₅又はQ₂₆を介
して抵抗R₁₀に流されるので、書き込み線W₁，
W₀の電位はV_Rと同電位にされる。

書き込み動作時において、上記トランジスタ
Q₂₅とQ₂₆はオフ状態とされる。このとき、例え
ば入力データ信号Dinが高レベルであれば、トラ
ンジスタQ₂₉はオン状態、Q₃₀はオフ状態である。
上記トランジスタQ₂₉の電流がトランジスタQ₂₈
を介して抵抗R₁₀とR₁₂に流されるので、書き込
み線W₁は低電位V_WLにされ、W₀は中間電位V_Rに
される。

なお、抵抗R₇に接続された線ｌからは、出力
バツフア回路のための制御信号が出力される。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すブロツク
図、第２図は、この発明に係るパルス発生回路の
論理回路図、第３図は、メモリアレイの具体的な
回路図、第４図は、出力バツフア回路の具体的な
回路図、第５図は、この発明に係るバイポーラメ
モリ回路の動作波形図、第６図はバイポーラメモ
リ回路の書き込み特性曲線図、第７図は、この発
明の他の一実施例を示す要部論理回路図、第８図
は、他の実施例の回路図である。 １……メモリアレイ、２……Ｘアドレスデコー
ダ、３……ワードドライバ、４……Ｙアドレスデ
コーダ、５……デイジツト線選択回路、６……パ
ルス発生回路、７，８……遅延回路、９……フリ
ツプフロツプ回路、１０……積分回路、B₁……
出力バツフア回路、B₂〜B₄……入力バツフア回
路、G₁〜G₃……ゲート回路。

Claims (1)

【特許請求の範囲】
1. １ 書き込み制御信号の入力バツフア回路の出力
   で読み出し出力バツフア回路を制御するメモリ回
   路において、上記出力バツフア回路を制御する書
   き込み制御信号は、積分回路を介して上記入力バ
   ツフア回路の出力から上記出力バツフア回路に供
   給するものであることを特徴とするメモリ回路。