JPH0612871A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0612871A JPH0612871A JP4171225A JP17122592A JPH0612871A JP H0612871 A JPH0612871 A JP H0612871A JP 4171225 A JP4171225 A JP 4171225A JP 17122592 A JP17122592 A JP 17122592A JP H0612871 A JPH0612871 A JP H0612871A
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- JP
- Japan
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- data line
- writing
- write
- time
- memory cell
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- Pending
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Abstract
(57)【要約】
【目的】 高速動作時における書き込み直後の読み出し
動作において、誤書き込みを防止し、十分なライトリカ
バリ時間を確保できる半導体集積回路装置を提供するこ
と。 【構成】 ライトアンプ２３は、書き込み時にデータ線
１４ａ，１４ｂに十分な電位差を与える回路である。デ
ータ線切断回路２２は、書き込み直後の読み出し時に一
担ライトアンプ２３とデータ線１４とを切りはなし、こ
の間にデータ線のリセットを行い十分なライトリカバリ
時間ＴWRを確保できるようにする回路である。データ線
リセット回路２１は、データ線１４ａ，１４ｂ対のリセ
ットを行う回路である。データ線切断回路２２が設けた
ことにより、書き込み直後の読み出し時にライトアンプ
２３とデータ線１４とが切り離されるため、この間にデ
ータ線のリセットを行なうことで十分なライトリカバリ
時間ＴWRを確保できる。
動作において、誤書き込みを防止し、十分なライトリカ
バリ時間を確保できる半導体集積回路装置を提供するこ
と。 【構成】 ライトアンプ２３は、書き込み時にデータ線
１４ａ，１４ｂに十分な電位差を与える回路である。デ
ータ線切断回路２２は、書き込み直後の読み出し時に一
担ライトアンプ２３とデータ線１４とを切りはなし、こ
の間にデータ線のリセットを行い十分なライトリカバリ
時間ＴWRを確保できるようにする回路である。データ線
リセット回路２１は、データ線１４ａ，１４ｂ対のリセ
ットを行う回路である。データ線切断回路２２が設けた
ことにより、書き込み直後の読み出し時にライトアンプ
２３とデータ線１４とが切り離されるため、この間にデ
ータ線のリセットを行なうことで十分なライトリカバリ
時間ＴWRを確保できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置、よ
り具体的にはフリップフロップ構造のメモリセルを有す
る半導体記憶装置に関する。
り具体的にはフリップフロップ構造のメモリセルを有す
る半導体記憶装置に関する。
【０００２】
【従来技術】この種の半導体集積回路装置では、マトリ
クス状にメモリセルが配置され、アドレス入力より指定
された１本のワード線と１対のビット線が選択される事
により、ただ１つのメモリセルの情報がデータ線選択出
力される。
クス状にメモリセルが配置され、アドレス入力より指定
された１本のワード線と１対のビット線が選択される事
により、ただ１つのメモリセルの情報がデータ線選択出
力される。
【０００３】図３はこのような半導体集積回路装置とし
て半導体記憶装置の従来例の部分回路図である。この半
導体記憶装置はスタティックＲＡＭを示すもので、２次
元に展開されたフリップフロップ構造のメモリセル１０
を複数有し、これらはたとえば同図に示すようなビット
線１１ａ，１１ｂ対にそれぞれ接続され、さらにワード
線１７に接続されている。
て半導体記憶装置の従来例の部分回路図である。この半
導体記憶装置はスタティックＲＡＭを示すもので、２次
元に展開されたフリップフロップ構造のメモリセル１０
を複数有し、これらはたとえば同図に示すようなビット
線１１ａ，１１ｂ対にそれぞれ接続され、さらにワード
線１７に接続されている。
【０００４】ビット線１１ａ，１１ｂ対は、その一端が
負荷抵抗としてのＮチャネル型ＭＯＳトランジスタ（以
下ＮＭＯＳ称す）１２ａ，１２ｂを介して電源電位ＶCC
に接続され、他端がトランスファーゲート用のＮＭＯＳ
１３ａ，１３ｂを介してデータ線１４ａ，１４ｂ対に接
続されている。ＮＭＯＳ１３ａ，１３ｂはアドレス入力
端子１８からの信号により、オン、オフ制御されるゲー
ト回路である。
負荷抵抗としてのＮチャネル型ＭＯＳトランジスタ（以
下ＮＭＯＳ称す）１２ａ，１２ｂを介して電源電位ＶCC
に接続され、他端がトランスファーゲート用のＮＭＯＳ
１３ａ，１３ｂを介してデータ線１４ａ，１４ｂ対に接
続されている。ＮＭＯＳ１３ａ，１３ｂはアドレス入力
端子１８からの信号により、オン、オフ制御されるゲー
ト回路である。
【０００５】データ線１４ａ，１４ｂ対はまた、出力端
子２０を有する増巾回路（センスアンプ）１９の反転入
力端子及び非反転入力端子に接続されている。
子２０を有する増巾回路（センスアンプ）１９の反転入
力端子及び非反転入力端子に接続されている。
【０００６】このような従来技術における読み出し動作
及び書き込み動作を説明する。
及び書き込み動作を説明する。
【０００７】読み出し時には、先ずセンスアンプ１９が
選択され、ワード線１７が“Ｈ”レベルとなりメモリセ
ル内のＮＭＯＳ１５，１６がオンする。これにより、メ
モリセル１０が選択されて当該メモリセル１０の読み出
しが行なわれる。
選択され、ワード線１７が“Ｈ”レベルとなりメモリセ
ル内のＮＭＯＳ１５，１６がオンする。これにより、メ
モリセル１０が選択されて当該メモリセル１０の読み出
しが行なわれる。
【０００８】このとき、例えばメモリセル１０のＮＭＯ
Ｓ２１がオンでＮＭＯＳ２２がオフの記憶状態であると
すると、ビット線１１ａが“Ｌ”レベル、ビット線１１
ｂが“Ｈ”レベルとなる。また、ワード線１７の“Ｈ”
レベル信号とほぼ同時に伝達されるカラム線１８が
“Ｈ”レベルになると、トランスファーゲート用のＮＭ
ＯＳ１３ａ，１３ｂがオンし、データ線１４ａが“Ｌ”
レベルに、データ線１４ｂが“Ｈ”レベルになり読み出
しが行なわれる。
Ｓ２１がオンでＮＭＯＳ２２がオフの記憶状態であると
すると、ビット線１１ａが“Ｌ”レベル、ビット線１１
ｂが“Ｈ”レベルとなる。また、ワード線１７の“Ｈ”
レベル信号とほぼ同時に伝達されるカラム線１８が
“Ｈ”レベルになると、トランスファーゲート用のＮＭ
ＯＳ１３ａ，１３ｂがオンし、データ線１４ａが“Ｌ”
レベルに、データ線１４ｂが“Ｈ”レベルになり読み出
しが行なわれる。
【０００９】また、センスアンプ１９が非選択となる書
き込み時には読み出しと同様にしてメモリセル１０が選
択され、データ線１４ａ，１４ｂ対及びビット線１１
ａ，１１ｂ対を介して所定の情報をメモリセル１０に書
き込まれる。
き込み時には読み出しと同様にしてメモリセル１０が選
択され、データ線１４ａ，１４ｂ対及びビット線１１
ａ，１１ｂ対を介して所定の情報をメモリセル１０に書
き込まれる。
【００１０】
【発明が解決しようとする課題】しかしながら上記構成
の半導体記憶装置では、読み出し及び書き込みの高速化
の要望が強いが、以下の理由により実質的にその要望を
十分満足させることができなかった。
の半導体記憶装置では、読み出し及び書き込みの高速化
の要望が強いが、以下の理由により実質的にその要望を
十分満足させることができなかった。
【００１１】即ち書き込み直後の読み出し動作におい
て、書き込み情報がデータ線１４ａ，１４ｂ対に大きな
電位差をつけたまま読み出し動作に移行し、かつカラム
線１８あるいはワード線１７が遷移した場合（他番地の
メモリセルが選択された場合）、データ線１４ａ，１４
ｂ対及びビット線１１ａ，１１ｂ対の容量がメモリセル
１０に比して十分大きい事に起因する誤書き込みが生じ
る。
て、書き込み情報がデータ線１４ａ，１４ｂ対に大きな
電位差をつけたまま読み出し動作に移行し、かつカラム
線１８あるいはワード線１７が遷移した場合（他番地の
メモリセルが選択された場合）、データ線１４ａ，１４
ｂ対及びビット線１１ａ，１１ｂ対の容量がメモリセル
１０に比して十分大きい事に起因する誤書き込みが生じ
る。
【００１２】書き込み直後に読み出し動作を行う場合で
も、常に安定した動作を行なわせる為には、図４に示す
ようなライトリカバリ時間ＴWRの確保を十分行う必要が
ある。しかし、従来技術の回路構成ではライトリカバリ
時間ＴWRを十分とると、高速動作の妨げになるという問
題が生じる。
も、常に安定した動作を行なわせる為には、図４に示す
ようなライトリカバリ時間ＴWRの確保を十分行う必要が
ある。しかし、従来技術の回路構成ではライトリカバリ
時間ＴWRを十分とると、高速動作の妨げになるという問
題が生じる。
【００１３】本発明はこのような従来技術の欠点を解消
し、高速動作時における書き込み直後の読み出し動作に
おいて、誤書き込みを防止し、十分なライトリカバリ時
間を確保できる半導体集積回路装置を提供することを目
的とする。
し、高速動作時における書き込み直後の読み出し動作に
おいて、誤書き込みを防止し、十分なライトリカバリ時
間を確保できる半導体集積回路装置を提供することを目
的とする。
【００１４】
【課題を解決するための手段】本発明は上述の課題を解
決するために、複数のメモリセルが配列されたメモリセ
ルアレイより任意のメモリセルを選択し、その選択され
たメモリセルの記憶情報をビット線を介してデータ線へ
読み出す半導体集積回路装置は、データ線に接続され、
このデータ線を所定の電位にするライトアンプと、書き
込み動作から読み出し動作への遷移時にライトアンプと
データ線とを切り離す切断回路と、切断回路によりライ
トアンプとデータ線とが切り離された時にデータ線をリ
セットするリセット回路とを有する。
決するために、複数のメモリセルが配列されたメモリセ
ルアレイより任意のメモリセルを選択し、その選択され
たメモリセルの記憶情報をビット線を介してデータ線へ
読み出す半導体集積回路装置は、データ線に接続され、
このデータ線を所定の電位にするライトアンプと、書き
込み動作から読み出し動作への遷移時にライトアンプと
データ線とを切り離す切断回路と、切断回路によりライ
トアンプとデータ線とが切り離された時にデータ線をリ
セットするリセット回路とを有する。
【００１５】
【作用】本発明によれば、書き込み直後の読み出し時
に、切断回路によりライトアンプ回路とデータ線とを切
り離し、この間にデータ線のリセットを行う。これによ
り、十分なライトリカバリ時間ＴWRの確保ができる。
に、切断回路によりライトアンプ回路とデータ線とを切
り離し、この間にデータ線のリセットを行う。これによ
り、十分なライトリカバリ時間ＴWRの確保ができる。
【００１６】
【実施例】次に添付図面を参照して本発明による半導体
集積回路装置の実施例を詳細に説明する。
集積回路装置の実施例を詳細に説明する。
【００１７】図１は、本発明による半導体集積回路装置
をスタティクＲＡＭ（ＳＲＡＭ）に適用したときの実施
例を示す回路図である。
をスタティクＲＡＭ（ＳＲＡＭ）に適用したときの実施
例を示す回路図である。
【００１８】なお、図１において図３と同一の構成要素
には同一符号を付し、重複する説明はここでは省略す
る。また図２は、図１の動作を説明するためのタイミン
グチャートである。
には同一符号を付し、重複する説明はここでは省略す
る。また図２は、図１の動作を説明するためのタイミン
グチャートである。
【００１９】図１において、ライトアンプ２３は、書き
込み時にデータ線１４ａ，１４ｂに十分な電位差を与え
る回路であり、インバータ２３ａおよび２３ｂにより構
成されている。ライトアンプ２３はデータ線１４毎に配
設され、その出力がそれぞれライトアンプ・データ線切
断回路２２を介して、データ線対１４ａ，１４ｂに出力
される。
込み時にデータ線１４ａ，１４ｂに十分な電位差を与え
る回路であり、インバータ２３ａおよび２３ｂにより構
成されている。ライトアンプ２３はデータ線１４毎に配
設され、その出力がそれぞれライトアンプ・データ線切
断回路２２を介して、データ線対１４ａ，１４ｂに出力
される。
【００２０】データ線切断回路２２は、書き込み直後の
読み出し時に一担ライトアンプ２３とデータ線１４ａ，
１４ｂとを切りはなし、この間にデータ線１４ａ，１４
ｂのリセットを行うことで、十分なライトリカバリ時間
ＴWRを確保できるようにするために設けられた回路であ
る。
読み出し時に一担ライトアンプ２３とデータ線１４ａ，
１４ｂとを切りはなし、この間にデータ線１４ａ，１４
ｂのリセットを行うことで、十分なライトリカバリ時間
ＴWRを確保できるようにするために設けられた回路であ
る。
【００２１】データ線切断回路２２は、ＮＭＯＳ２７，
３０、ＰＭＯＳ２８，２９で構成され、それぞれのソー
ス側にライトアンプの出力が、またドレイン側にデータ
線対１４ａ，１４ｂが接続されている。またＮＭＯＳ２
７，３０のゲートは切断信号φA を入力する入力端子と
接続され、ＰＭＯＳ２８，２９のゲートには切断信号φ
A の逆相信号が入力される。
３０、ＰＭＯＳ２８，２９で構成され、それぞれのソー
ス側にライトアンプの出力が、またドレイン側にデータ
線対１４ａ，１４ｂが接続されている。またＮＭＯＳ２
７，３０のゲートは切断信号φA を入力する入力端子と
接続され、ＰＭＯＳ２８，２９のゲートには切断信号φ
A の逆相信号が入力される。
【００２２】データ線リセット回路２１は、データ線１
４ａ，１４ｂ対のリセットを行う回路であり、ＮＭＯＳ
２４，２５，２６により構成されている。ＮＭＯＳ２４
は、そのソースがデータ線１４ｂに接続され、ドレイン
がＶCCに接続される。ＮＭＯＳ２５は、そのソースがデ
ータ線１４ａに接続され、ドレインがＶCCに接続され
る。また、ＮＭＯＳ２６のソース側にはデータ線１４ａ
が、ドレイン側にはデータ線１４ｂが接続されている。
ＮＭＯＳ２４，２５，２６のゲートには切断信号φA の
逆相信号がそれぞれ接続されている。
４ａ，１４ｂ対のリセットを行う回路であり、ＮＭＯＳ
２４，２５，２６により構成されている。ＮＭＯＳ２４
は、そのソースがデータ線１４ｂに接続され、ドレイン
がＶCCに接続される。ＮＭＯＳ２５は、そのソースがデ
ータ線１４ａに接続され、ドレインがＶCCに接続され
る。また、ＮＭＯＳ２６のソース側にはデータ線１４ａ
が、ドレイン側にはデータ線１４ｂが接続されている。
ＮＭＯＳ２４，２５，２６のゲートには切断信号φA の
逆相信号がそれぞれ接続されている。
【００２３】以上の構成において、図２を用いて書き込
み直後の読み出し動作を説明する。なお、“０”レベル
のときに有効となる、図面符号上に“バー”の付いた符
号には本明細書ではその符号の前に“バー”を付して表
す。
み直後の読み出し動作を説明する。なお、“０”レベル
のときに有効となる、図面符号上に“バー”の付いた符
号には本明細書ではその符号の前に“バー”を付して表
す。
【００２４】書き込み動作において、ライトイネブル信
号バーＷＥが“Ｌ”レベルになりワード線１７とカラム
線１８が“Ｈ”レベルになると、メモリセル１０が活性
化され、データ線１４ａ，１４ｂ対よりトランスファー
ゲート１３ａ，１３ｂを通して、メモリセル１０にデー
タが書き込まれる。
号バーＷＥが“Ｌ”レベルになりワード線１７とカラム
線１８が“Ｈ”レベルになると、メモリセル１０が活性
化され、データ線１４ａ，１４ｂ対よりトランスファー
ゲート１３ａ，１３ｂを通して、メモリセル１０にデー
タが書き込まれる。
【００２５】この時、メモリセル１０及びビット線１１
ａ，１１ｂ対は動作上最も大きな電位差を生じる。この
状態で読み出し動作に移行してアドレスが遷移した場合
を考える。書き込み動作から、読み出し動作に遷移した
事によりバーＷＥは“Ｌ”レベルより“Ｈ”レベルに遷
移し、図２に示されるように切断信号φA は一旦“Ｌ”
レベルを出力する。
ａ，１１ｂ対は動作上最も大きな電位差を生じる。この
状態で読み出し動作に移行してアドレスが遷移した場合
を考える。書き込み動作から、読み出し動作に遷移した
事によりバーＷＥは“Ｌ”レベルより“Ｈ”レベルに遷
移し、図２に示されるように切断信号φA は一旦“Ｌ”
レベルを出力する。
【００２６】切断信号φA は、バーＷＥ信号の“Ｌ”レ
ベルより“Ｈ”レベルの遷移を検出するワンショットパ
ルス（又は、アドレス信号Ａの遷移を検出するワンショ
ットパルス）である。
ベルより“Ｈ”レベルの遷移を検出するワンショットパ
ルス（又は、アドレス信号Ａの遷移を検出するワンショ
ットパルス）である。
【００２７】切断信号φA が“Ｌ”レベルになるとＮＭ
ＯＳ２７，３０がオフ、ＰＭＯＳ２８，２９がオフとな
り、ライトアンプ２３とデータ線対１４は切断される。
また、同時にデータ線リセット回路中のＮＭＯＳ２４，
２５，２６がオン、データ線対１４はＶCCにプリチャー
ジされる。この区間にて、書き込み中のデータ線対の大
きな電位差はリセットされ、新しいアドレスにより選択
されるメモリセルに誤書き込みは発生しない。
ＯＳ２７，３０がオフ、ＰＭＯＳ２８，２９がオフとな
り、ライトアンプ２３とデータ線対１４は切断される。
また、同時にデータ線リセット回路中のＮＭＯＳ２４，
２５，２６がオン、データ線対１４はＶCCにプリチャー
ジされる。この区間にて、書き込み中のデータ線対の大
きな電位差はリセットされ、新しいアドレスにより選択
されるメモリセルに誤書き込みは発生しない。
【００２８】
【発明の効果】以上詳細に説明したように本発明によれ
ば、書き込み直後の読み出し動作において、ライトアン
プと、データ線対とを一旦切離し、同時にデータ線対を
リセット状態にする為、メモリセルの記憶情報が誤って
書き換えられる恐れがない。このため、信頼性の高い高
速動作可能な半導体集積回路装置を提供することが可能
となる。
ば、書き込み直後の読み出し動作において、ライトアン
プと、データ線対とを一旦切離し、同時にデータ線対を
リセット状態にする為、メモリセルの記憶情報が誤って
書き換えられる恐れがない。このため、信頼性の高い高
速動作可能な半導体集積回路装置を提供することが可能
となる。
【図１】本発明による半導体集積回路装置の実施例を示
す回路図。
す回路図。
【図２】図１における動作を説明するための動作タイミ
ングチャート。
ングチャート。
【図３】従来技術における半導体集積回路装置の回路
図。
図。
【図４】従来技術における動作説明タイミングチャー
ト。
ト。
１０ メモリセル １１ａ，１１ｂ ビット線 １４ａ，１４ｂ データ線 １９ センスアンプ ２１ データ線リセット回路 ２２ ライトアンプ・データ線切断回路 ２３ ライトアンプ
Claims (1)
- 【請求項１】 複数のメモリセルが配列されたメモリセ
ルアレイより任意のメモリセルを選択し、その選択され
たメモリセルの記憶情報をビット線を介してデータ線へ
読み出す半導体集積回路装置において、 前記データ線に接続され、このデータ線を所定の電位に
するライトアンプと、 書き込み動作から読み出し動作への遷移時に前記ライト
アンプとデータ線とを切り離す切断回路と、 前記切断回路により前記ライトアンプとデータ線とが切
り離された時に前記データ線をリセットするリセット回
路とを有することを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4171225A JPH0612871A (ja) | 1992-06-29 | 1992-06-29 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4171225A JPH0612871A (ja) | 1992-06-29 | 1992-06-29 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0612871A true JPH0612871A (ja) | 1994-01-21 |
Family
ID=15919369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4171225A Pending JPH0612871A (ja) | 1992-06-29 | 1992-06-29 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612871A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7031202B2 (en) | 2003-05-29 | 2006-04-18 | Hynix Semiconductor Inc. | Method and apparatus for rapidly storing data in memory cell without voltage loss |
| AU2002223762B2 (en) * | 2000-11-10 | 2006-11-30 | Sollac | Method and installation for dip coating of a metal strip, in particular a steel strip |
-
1992
- 1992-06-29 JP JP4171225A patent/JPH0612871A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU2002223762B2 (en) * | 2000-11-10 | 2006-11-30 | Sollac | Method and installation for dip coating of a metal strip, in particular a steel strip |
| US7031202B2 (en) | 2003-05-29 | 2006-04-18 | Hynix Semiconductor Inc. | Method and apparatus for rapidly storing data in memory cell without voltage loss |
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