JP3031840B2

JP3031840B2 - プリチャージド・センス増幅器

Info

Publication number: JP3031840B2
Application number: JP7176417A
Authority: JP
Inventors: ウィリアム・ロバート・レオア; ユエン・ハン・チャン; ポン−フェイ・ル
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1994-07-22
Filing date: 1995-07-12
Publication date: 2000-04-10
Anticipated expiration: 2015-07-12
Also published as: US5481500A; US5783949A; TW273650B; JPH0896583A; EP0696802A2; EP0696802A3; US5553029A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般に、例えば電子ラン
ダム・アクセス・メモリにおいて有用なセンス増幅器及
びビット・デコーダに関し、特に、極めて短いアクセス
時間及び伝播時間を有し、パイプライン・モードで動作
されるメモリのビット・デコーダに結合される統合ラッ
チ機能を有するセンス増幅器に関し、このセンス増幅器
は、例えばメモリ・サイクルの１部の間に書込み専用ア
クセスを含み、更に複数メモリ・オペレーション・サイ
クルに渡り読出されるセンス増幅器出力フィールドの連
結などの、他の機能をメモリ内で実行する。

【０００２】

【従来の技術】電子データ処理はその最も基本的なレベ
ルにおいて、通常、メモリからの命令及びデータ信号の
フェッチ、その信号に対するまたは応答するオペレーシ
ョンの実行、及び結果の信号の記憶を含む。従って、デ
ータ処理オペレーションまたは命令が実行される速度は
デジタル信号を検索し、メモリに記憶するメモリ・オペ
レーションに要求されるサイクル時間に高度に依存す
る。デジタル信号記憶は多くの様々な媒体において実行
され、こうした媒体の各々は、独自の特性、利点及びア
クセス時間を有する。

【０００３】静的メモリは双安定メモリ素子を含む。動
的メモリでは、メモリ素子が蓄積電荷に依存するのでリ
フレッシュを必要とする。静的メモリ及び動的メモリの
両者とも、通常、メモリ・セルにより生成される小信号
電圧差を検出及び増幅するためにセンス増幅器を使用す
る。センス増幅器は雑音源、すなわちトランジスタ・パ
ラメータ変化、電荷共有、信号結合及び電源雑音を最小
化するように設計される。

【０００４】メモリが静的タイプであろうと動的タイプ
であろうと、特定のメモリ・セルをアクセスするために
は、その内容を判断し、確実にタイミングが取られた安
定な出力を生成及び配布するための特定の追加の構造が
必要となる。ラッチ、ゲート・インバータまたは他のタ
イプの回路の形態のいずれであろうと、こうした構造は
一般にメモリ・デバイス内で論理機能を実行する。従
来、こうした論理回路は一般に、プロセッサまたは他の
形態のデジタル回路において、論理機能を実行するため
に使用される設計と同一であった。すなわち、回路の応
答は一般に入力電圧レベルにほぼ対称に設計された。従
って、しばしばクロック信号を含む入力電圧が比較的安
定化すると、安定な出力及び十分な雑音マージンが一般
に保証され、同一クロック・サイクル内で雑音による乱
れから回復することが可能であった。（これらの形態の
論理回路は以降では静的回路として参照され、しばしば
動的論理回路として参照されるいわゆるプリチャージド
論理回路と区別される。）

【０００５】最近、入力電圧レベル及び応答速度に応答
して高度に非対称である論理回路設計の開発により、静
的論理回路に勝る幾つかの重要な利点が実現された。こ
うした装置における応答速度改良の基本理論は、回路が
データを供給される以前に、別の論理状態に高速にスイ
ッチ可能なある論理状態に導かれると、論理素子の伝播
時間が最小化されることである。データが供給される
と、入力信号がこうした変化を要求するときに限り、論
理状態の遷移が実行される。従って、こうした遷移の速
度を向上するために回路が容易に最適化される。入力信
号が供給される以前に論理状態を確立することは、一般
にプリチャージ機能として参照される。

【０００６】こうした設計からは他の利点も得られる。
例えばＮチャネルＦＥＴとＰチャネルＦＥＴから成るＣ
ＭＯＳインバータを考えてみよう。対称的応答を得るた
めに、ＰチャネルＦＥＴはＮチャネルＦＥＴのほぼ２倍
のサイズ（及びゲート・キャパシタンス）でなければな
らない。匹敵する機能を有する動的またはプリチャージ
ド論理では、相補トランジスタは、素子数及びゲート・
キャパシタンスの結果的な低減を提供される必要がな
い。更にプリチャージド状態を提供または保持するため
に使用されるトランジスタは、非常に弱く（例えばかな
り低い導電性を有する）、従ってサイズが低減される。

【０００７】プリチャージド論理または動的論理を使用
する場合、動作速度の潜在利得は重要であるが、回路の
応答は雑音により敏感となり、雑音によりトリガされた
遷移からの回復は、同一サイクル時間（例えば、クロッ
ク・サイクルまたはメモリ・オペレーション・サイク
ル）内には容易に達成され得ない。

【０００８】この理由によっても、プリチャージド論理
回路は、特にデジタル信号処理回路のクリティカル・パ
スにおいて使用される場合、雑音源、電荷共有、信号結
合、電源配慮などの影響の最新の追跡及び分析を要求す
る。この点で、デジタル信号処理は一般に、信号の組合
わせに関する論理演算を含み、論理演算が実行されると
きに正しい結果を得るために、正しい論理レベルの信号
が提供されなければならない。従って、デジタル回路の
通常のオペレーションにおいて遭遇しうる信号レベルの
変化は、電圧レベルがそれらが表現しようとする論理状
態として適切に認識されるように、タイミングが細心に
分析され制御されなければならず、さもないと、プリチ
ャージド論理回路に適用されたときに、エラー・オペレ
ーションを生じうることになる。

【０００９】しかしながら、回路のプリチャージ、及び
プリチャージ機能が利用される回路設計は、プリチャー
ジ・トランジスタ及び評価トランジスタが同時にアクテ
ィブになると、トランジスタが過渡的直列導通パスを生
じるような状態が発生するために、必ずしもすんなりい
くものではない。この状態は過度な電力消費につなが
り、それにより応答速度またはプル電圧レベルが意図し
た論理状態から外れたりする。特にプリチャージが段階
的に実行される場合、プリチャージはこのように、非対
称回路応答及びプリチャージ機能の設計により導出され
る利得を、容易にくつがえしうる。更に１つ以上のトラ
ンジスタが高インピーダンス状態になると、幾つかの発
生源からの雑音に対する回路の感受性を高め、プリチャ
ージド回路動作にとって特に有害となる。

【００１０】上述の非対称応答速度設計の概念及びプリ
チャージ機能は、論理レベル電圧（例えば電源電圧また
はグラウンド）まで確実に駆動されない回路から信号を
受信する回路では、確実に使用され得ない。こうした回
路がプリチャージされ、曖昧な入力電圧を供給されると
出力はエラーとなりうる。なぜなら、プリチャージ論理
回路がその性質上、小さな雑音許容差を有するために、
曖昧な上に、雑音源及び同相電流が流れるときの電源変
動の影響（"バウンス（bounce）"）を含む電圧を有する
出力、すなわちエラー・オペレーションを生じるまたは
プリチャージド回路をトリガするのに十分な電圧を有す
る出力を生じうるからである。こうした回路（動的論理
回路を含む）がプリチャージ後に誤ってトリガされる
と、次のオペレーション・サイクル以前に回復を提供す
ることが、事実上、不可能または高度に非現実的とな
る。

【００１１】上述の設計的考察から、動的タイプと静的
タイプの論理回路を混合し、特定のデジタル・プロセッ
サ構成または論理回路の設計効率及び性能の両方を、メ
モリ出力に直接応答して最適化することが、しばしば有
効となる。例えば静的ラッチをセンス増幅器に追加し、
メモリから読出されるビットが特定のメモリ・サイクル
の終了を越えても有効となるように、有効期間を伸長す
ることが知られている。

【００１２】既知のように、センス増幅器は一般に、最
初に双安定回路をその安定状態の間の平衡状態に移行す
ることにより動作し、この状態からセンス増幅器は不平
衡化され、極めて小さな電圧差により、その安定状態の
一方を呈するようになる。従って、センス増幅器はプリ
チャージされなければならない。プリチャージ機能は、
センス増幅器の内部ノード上に小電圧差（メモリ・セル
状態を表す）が出現する以前に実行されなければならな
い。センス増幅器の適切なオペレーションが発生するた
めには、小さな電圧がセンス増幅器の入力に存在しなけ
ればならない。

【００１３】その上、センス増幅器のプリチャージは、
出力ノード上の電圧を平衡化するので、センス増幅器の
プリチャージが開始すると、データがセンス増幅器から
使用可能となる。更に静的ラッチをセンス増幅器に追加
する既知の設計では、静的ラッチは、続くセンス増幅器
のイネーブル化以前に、リセットまたはプリチャージさ
れなければならない。従って、超高速オペレーションが
要求される場合には、タイミングの幾つかの態様がクリ
ティカルになる。

【００１４】現状では、応答速度の僅かな改良を得るた
めに、相当な設計努力が費やされていると言える。例え
ば１０％の改良は、非常に大きな改良と見なすことがで
きる。大きな改良の獲得を困難にする１つの理由は、非
対称応答速度を有する回路のプリチャージ機能などの各
設計方法がこうしたオペレーションに応答して、キャリ
・アウトのための有限な時間、及び回路の安定動作状態
に達するための特定の有限時間マージンを要求するから
である。例えばメモリ・セル出力をセンス増幅器に接続
するために、メモリ・セルがアクセスされる以前に、プ
リチャージがメモリ・サイクル内で十分に早期に発生し
て完了しないと、センス増幅器の誤動作が発生しうる。
なぜなら、プリチャージ網がセンシング・ノード上の差
分電圧の成長を減じるからである。

【００１５】例えば、単一サイクル内で追加のオペレー
ションを提供するための入力のマルチプレクス化など、
メモリ・デバイス内におけるセンス増幅器の他の利用に
ついても、事前注意が払われないと、メモリへの誤った
書込みを生じうる。上述のように、単一クロック・サイ
クル内で複数のオペレーションを獲得する模索のため
に、かなりの設計努力が払われてきた。１つのこうした
技術はパイプライン方式と呼ばれ、異なるタイプ（読出
し及び書込みなど）の複数のオペレーションが、同一ク
ロック・サイクルの異なる位相で規則的に発生する。例
えば１５ナノ秒の単一のプロセッサ・サイクル内で２回
の読出し−書込みオペレーションと、１回の書込み専用
オペレーションを提供するメモリが、G．Bracerasらに
よる"A 200MHz Internal/66 MHz External 64 kB Embed
ded Virtual Three Port Cache SRAM"（1994 Internati
onal Solid State Circuits Conference、ISSCC94/Sess
ion15/Static memory for High-Bandwidth Systems/Pap
er FA15．3）で開示されている。

【００１６】

【発明が解決しようとする課題】本発明の目的は、ラッ
チ及びマルチプレクサを含み、静的タイプ及びプリチャ
ージド・タイプの論理回路を直接駆動可能なプリチャー
ジ機能を有する非対称応答速度回路を用いるセンス増幅
器を含むメモリを提供することである。

【００１７】本発明の別の目的は、高い耐雑音性を有す
るメモリのセンス増幅器を提供することである。

【００１８】更に本発明の別の目的は、クロックにより
規定される単一の動作サイクル内で、読出しオペレーシ
ョンと書込みオペレーションの両方の性能を可能にする
メモリの支援回路を提供することである。

【００１９】更に本発明の別の目的は、データ・フィー
ルドの連結などの追加のメモリ・オペレーションを支援
するために、メモリから読出されたデータを複数のメモ
リ・サイクルに渡り選択的に維持するセンス増幅器のラ
ッチ機能を提供することである。

【００２０】

【課題を解決するための機構】本発明のこれらの目的を
達成するために、プリチャージド・センス増幅器が双安
定差動増幅器と、上記双安定差動増幅器により差動電圧
をセンスする機構であって、上記差動増幅器の出力をラ
ッチする機構を含むセンス機構と、少なくとも上記セン
ス機構と上記差動増幅器の入力を順番にプリチャージす
る機構と、上記差動増幅器の上記出力ラッチ機構をリセ
ットする機構とを含む。

【００２１】本発明の別の態様によれば、デコーダと、
デコーダのリセットをゲートする機構と、上記デコーダ
のリセット後にデコーダの出力の論理状態に応答してデ
コーダをプリチャージする機構と、上記デコーダの全て
の出力を同時に不能にする機構とを含む、センス増幅器
支援回路が提供される。

【００２２】更に本発明の別の態様によれば、複数のビ
ット・ラインに選択的に接続可能な双安定差動増幅器を
含むセンス増幅器を含むメモリを動作する方法が提供さ
れ、この方法は、プリチャージ信号に応答してセンス増
幅器をプリチャージするステップと、センス増幅器イネ
ーブル信号に応答して、双安定差動増幅器にその入力に
接続される電圧差を増幅させるステップと、双安定差動
増幅器の出力をラッチするステップと、プリチャージ信
号に応答して、上記ラッチ・ステップを終了するステッ
プとを含む。

【００２３】更に本発明の別の態様によれば、プリチャ
ージ信号に応答してそれぞれのセンス増幅器をプリチャ
ージする手段を含む、少なくとも２つのセンス増幅器を
含むメモリ・デバイスを動作する方法が提供され、この
方法は少なくとも２つのセンス増幅器により同時に読出
しオペレーションを実行するステップと、少なくとも２
つのセンス増幅器の少なくとも１つへのプリチャージ信
号を中断するステップと、中断ステップと同一のサイク
ル内で、少なくとも２つのセンス増幅器の少なくとも別
の増幅器による読出しオペレーションを実行するステッ
プとを含む。

【００２４】

【実施例】図１を参照すると、本発明で使用されるのと
同様の一般的な両縁（dual slope）センス増幅器が示さ
れる。図１の何れかの部分が本発明に関する従来技術に
相当するということ、または特定の既知の装置が図１に
示されているということを認めるものではないというこ
とがはっきりと理解されるべきである。図１は、本発明
の特定の特徴がより容易に理解されるように、本発明が
改良を提供する特定のタイプのセンス増幅器の設計を一
般的に理解することを目的とする。

【００２５】用語"両縁センス増幅器"は、センス増幅器
イネーブル信号ＳＡＥが、最初に低コンダクタンスの小
トランジスタ２１をオンにし、初期電圧（通常、２．５
Ｖ技術では１００ｍＶ乃至２００ｍＶ）がアクティブ・
ビット・ラインを越えると、交差接続される（cross_co
upled）差動増幅器１８、１９をバイアスする設計機能
に由来する。次に、十分な電圧（通常５００ｍＶ乃至１
０００ｍＶ）がノードＮ１、Ｎ２に生成されるとトラン
ジスタ３１が活動化され、迅速にセンシング・オペレー
ションを実行する。特に、低コンダクタンスのトランジ
スタ２１がノードＮ４から小電流を引き込み、Ｎ４の電
圧をグラウンドに引き付けようとする。それにより、ノ
ードＮ１及びＮ２にそれぞれ接続されるセンシング・ト
ランジスタ１８及び１９のコンダクタンスが有効にな
る。

【００２６】しかしながら、トランジスタ１８及び１９
の交差接続により、接続されるビット・ラインからの差
動電圧に依存して、一方のコンダクタンスは増大し、他
は減少する。センス増幅器イネーブル信号はまた、第２
の高コンダクタンスのトランジスタ３１に供給される以
前に、インバータＩ１及びＩ２の直列伝播時間により、
それぞれノードＮ５及びＮ６において短時間遅延され
る。トランジスタ３１はセンシング・オペレーションを
実行し、ノードＮ４及びノードＮ１、Ｎ２の一方をグラ
ウンドに確実に導き、センス増幅器を安定動作状態に高
速に導く。この２ステージ・オペレーションは、センス
増幅器が比較的平衡な導通状態すなわちノードＮ１及び
Ｎ２が同一電圧に近い状態の時（メモリ・セルの電圧
差、及びセンス増幅器の両トランジスタ１８、１９が導
通状態であることによる電圧によってのみ異なる）、交
差接続センス増幅器回路の両側を通じて、大きな同相電
流が流れるのを回避する。

【００２７】このオペレーション・モードは、センス増
幅器の非活動状態の出力を誤ってトリガする確率を低減
し、究極的には入力電圧の小さな差分のセンスを可能に
する。更に、非活動状態の出力における雑音または立上
りがセンス増幅器により駆動され、静的回路に比較して
低い雑音マージンを有する動的論理ゲートを誤ってトリ
ガしうる。

【００２８】図１には更に、ビット・ラインまたは他の
信号を、センス増幅器の差動入力ノードＮ１、Ｎ２に選
択的に接続するマルチプレクサまたはビット・スイッチ
Ｃ１が示される。図１のマルチプレクサＣ１はしばしば
２つの部分により提供され、その第１の部分はしばしば
ビット・ライン・スイッチとして参照され、特定のビッ
ト・ラインをセンス増幅器に接続するビット・ライン・
デコード化信号を受信し、第２の部分は、通常、マルチ
プレクサとして参照され（但し、ビット・ライン・スイ
ッチとは区別される）、ビット・ライン・スイッチが非
活動状態の時、他の信号への接続を代わりに提供する。
この第２のマルチプレクサ部分（以降ではマルチプレク
サＣ１と区別するために省略形"ｍｕｘ"として参照され
る）は、一般にメモリ・テストを目的として、他の回路
をセンス増幅器にクランプするために使用される。これ
については、Bredinらによる米国特許第５２０４５６０
号に述べられており、そこで提供される図が図２に示さ
れる。

【００２９】図２に示される回路では、ビット・ライン
・スイッチが鎖線１１により囲まれた回路により実現さ
れ、ｍｕｘが破線２５により囲まれて示される。ｍｕｘ
はテスト・プロシージャの間、出力信号をゲートするた
めに使用されるクロック信号Ｂ_ｃに加え、追加のクロッ
ク信号Ａ_ｃによりイネーブルされる。Ａ_ｃクロックは、
ビット・ライン・スイッチ回路１１が遊休状態であるテ
スト・モードにおいてのみ生じる。反対にｍｕｘ２５
は、システム・オペレーションの間のＡ_ｃ位相クロック
・パルスの不在により不能になる。更にBredinのｍｕｘ
２５は、システム・モード・オペレーションの間に使用
不能である点に注意を要する。なぜなら、ｍｕｘ２５が
イネーブルの時、ＳＲＡＭにおいて必要なビット・ライ
ン選択スイッチ回路の不在選択を保証する手段が提供さ
れないからである。

【００３０】図３を参照すると、Galbraithによる米国
特許第４８４３２６４号で開示されるセンス増幅器を有
する統合ラッチの既知の実施例が示される。この回路ト
ポロジでは、Ｍ３及びＭ４から成る交差接続差動増幅器
の前段に、トランジスタＭ５及びＭ６とトランジスタＭ
７から成る前段増幅器が形成される。差分的に供給され
る入力信号ＩＮ及びＩＮＢは、それらがラッチング・
ノードＮ１'及びＮ２'に達する以前に、トランジスタＭ
５及びＭ６により増幅される（図３では、本発明を説明
するために使用されるノード参照番号と区別するため
に、プライム符号（'）がノード参照番号に付加され
る）。更にセンス増幅器回路のプリチャージの間に、イ
ネーブル信号が低になると、センス増幅器出力ノードＮ
６'及びＮ７'がトランジスタＭ１５及びＭ１６を介し
て、ＥＯＢ上のダウンワード・パルスにより高にプリチ
ャージされる。ノードＮ１'及びＮ２'は高であるので、
Ｍ９及びＭ１０はオフである。残りのトランジスタＭ１
１及びＭ１２は、それらのソースがＭ２１により高にプ
リチャージされているためにオフである。すなわちプリ
チャージの間、トランジスタＭ１５、Ｍ９、Ｍ１１、Ｍ
１６、Ｍ１０及びＭ１２は、信号ＳＥが再度、高になっ
てイネーブルされるまで全て非活動状態であり、従って
動的に記憶された電荷がＮ６'及びＮ７'を高に保持する
ために使用される。しかしながら、非活動状態のトラン
ジスタＭ９乃至Ｍ１２の高インピーダンス状態は雑音の
影響を受易い。

【００３１】図２及び図３に示される既知の構成に対し
て、図４に示される本発明の好適な実施例は、図１に示
されるセンス増幅器における統合ラッチとマルチプレク
サの両方を提供する。概要的には、センス増幅器の改良
されたラッチ部分がセンス増幅器イネーブル信号ＳＡＥ
を、プリチャージ信号ＰＣＮ（プリチャージ・ネガティ
ブ；プリチャージ信号はアクティブ・ロウと見なされ
る）から分離する。プリチャージ信号は、アドレス・デ
コード化がビット・ライン選択スイッチ回路内で実行さ
れる以前にプリチャージが達成されるように、ラッチの
高速且つ直接的なプリチャージを可能にする。更にセン
ス増幅器イネーブル機能及びプリチャージ機能の分離
は、静的ラッチが別のプリチャージ信号ＰＣＮによりリ
セットされるまで、データがセンス増幅器イネーブル信
号ＳＡＥの終了を越えて、ラッチにより静的に保持され
ることを可能にする。

【００３２】より詳細には、図４の回路は初期には３つ
の主要機能要素を含むものと見なされる。すなわち、ビ
ット・ライン・スイッチ機能は、枠Ｃ１に囲まれた回路
により提供され、ｍｕｘスイッチ機能は、枠Ｃ２により
囲まれた回路と、統合ラッチを含むセンス増幅器とによ
り提供され、プリチャージ回路は枠Ｃ３内に提供され
る。（図１で使用される参照番号は図４の同一要素に対
応する。但し、図１では、ビット・ライン選択回路Ｃ１
及びｍｕｘ回路Ｃ２の両方が、枠Ｃ１内に含まれる。）

【００３３】図４に示されるように、相互接続差動セン
ス増幅器は、好適には、相補トランジスタ１６、１８及
び１７、１９をそれぞれ含む１対の相互接続インバータ
により提供される。センシング・ノードＮ１及びＮ２は
プリチャージされ、電源電圧に接続されるトランジスタ
１３及び１５により等化される。トランジスタ１４がセ
ンシング・ノードＮ１とＮ２との間に接続され、トラン
ジスタ１３、１４及び１５が同時に導通されると、電源
電圧に接続される単一のノードを形成する。トランジス
タ３２、３３及び３６、３７によりそれぞれ形成される
出力バッファ増幅器は、それぞれトランジスタ３４及び
３５によりプリチャージされ、好適には各センス増幅器
出力を提供するが、本発明では、センス増幅器信号を再
供給する意味においてのみ重要である。

【００３４】センシング・トランジスタ１８及び１９
は、トランジスタ２１及び３１によりグラウンドに接続
され、これらのトランジスタ２１及び３１は、図１に関
連して上述されたように順番に動作され、センシング・
オペレーションにおいて両縁機能を提供する。トランジ
スタ１６及び１７の機能は、高電位ノードＮ１またはＮ
２のいずれかを電源電圧に接続することであり、これは
トランジスタ１８及び１９を流れる不可避の同相電流が
高ノードを降下させるからである。更にノードＮ４を正
の電源にプリチャージし、トランジスタ１８及び１９を
不能にするために、トランジスタ３１と相補導通タイプ
のトランジスタ３０が提供され、センシング以前のセン
ス増幅器の平衡状態を一層保証する。図１のインバータ
Ｉ１及びＩ２の伝播時間により提供される遅延は、好適
には（図４に示されるように）、相補トランジスタ２３
によりプリチャージされるトランジスタ２４（Ｉ１）、
並びにトランジスタ２９によりプリチャージされるトラ
ンジスタ２７及び２８（Ｉ２）により提供される。イン
バータＩ２を形成するトランジスタ２７及び２８の入力
にインバータとして接続されるトランジスタ２５及び２
６は、小さな低コンダクタンスのトランジスタであり、
これらはトランジスタ３１において、ノードＮ６上のＳ
ＡＥ信号電圧をラッチするために使用される。

【００３５】図４のセンス増幅器支援機構は、ＰＣＮ信
号に応答して、幾つかのステージでプリチャージされ
る。これらのステージを確立する遅延が、それぞれノー
ドＮ７、Ｎ８及びＮ９上に出力を有する３つのインバー
タの列により提供される。ＰＣＮ信号自身はプリチャー
ジ・トランジスタ２３に接続されて、インバータＩ１を
プリチャージし、更に本発明に従いプリチャージ・シー
ケンスを確立するインバータ列の入力にも接続されて、
インバータＩ２をリセットする。ノードＮ７上に現れる
遅延且つ反転されるプリチャージ信号はトランジスタ２
９に供給され、ノードＮ６をグラウンドに引き付ける。
ノードＮ６をグラウンドに引き付けると、トランジスタ
３１がオフになり、プリチャージ・トランジスタ３０が
活動化され、ノードＮ４が電源電圧に引き上げられ、セ
ンス増幅器を非活動化する。

【００３６】この点で、本発明を理解するにあたり、ト
ランジスタ３１がセンス増幅器出力のラッチング機能を
提供することが重要である。従来のセンス増幅器構成で
は、センスされた電圧差分に従い出力レベルを維持する
ために、プリチャージが開始されるまで、センス増幅器
イネーブル信号ＳＡＥをアクティブ・レベルに維持し続
けることが通例であった。ノードＮ７を高レベルにする
ＰＣＮ信号が不在のときには、ノードＮ６がトランジス
タ２５及び２６を、好適には含むフィードバック・イン
バータ回路によるＳＡＥ信号のラッチにより高に維持さ
れる。ノードＮ６の高レベルは、トランジスタ３１を活
動導通状態に維持し、センス増幅器出力を維持する。従
ってＳＡＥ信号を非常に短いパルスに短縮することがで
き、これは発生されたビットラインからセンス増幅器に
供給される電圧差分の増幅の開始（例えば両縁増幅機能
の開始）を許可するに足る期間でありさえすればよい。
これによりラッチ機能がＳＡＥ信号の期間から分離さ
れ、ノードＮ７に現れる遅延ＰＣＮ信号に完全に応答し
て制御される。従って、センス増幅器内のデータが次の
クロック・サイクル内で維持されるようになり、更に読
出しが実行されるのと同一メモリ・サイクル内で、他の
メモリ・オペレーションが提供されうることになる。

【００３７】インバータ列内の次のインバータの出力、
すなわちＮ８（アクティブ・ロウ）は、トランジスタ１
３、１４及び１５に供給され、センス増幅器の入出力ノ
ードをプリチャージする。上述のように、トランジスタ
２９がこのインバータ・ステージへのノードＮ７上の入
力によりオンにされると、トランジスタ３１はノードＮ
６における低電圧によりオンにされる。従ってトランジ
スタ３１は、トランジスタ１３、１４及び１５がＮ８上
の立下りパルスに応答して活動状態になる以前は、非活
動状態である。このインバータ列はプリチャージの間
に、センシング・トランジスタ１８または１９を通じて
大電流が流れることを防止する。

【００３８】インバータ列の最後のステージの出力、す
なわちＮ９（アクティブ・ハイ）は、プリチャージ・ト
ランジスタ３４及び３５のゲートに供給され、センス増
幅器の出力バッファ増幅器を低レベルにプリチャージす
る。この最後のインバータの伝播遅延は、トランジスタ
３２及び３７をオフにするセンス増幅器の入出力ノード
Ｎ１、Ｎ２のプリチャージ時間にほぼ一致し、同様にプ
リチャージの間にバッファ増幅器のいずれかを通じて大
電流が流れることを防止する。

【００３９】上述の説明から、図４の回路は、信号がビ
ット・ライン・デコーダＣ１を通じて伝播する時間より
も短い３つのインバータ・ステージの伝播時間内に、全
てのコンポーネントをプリチャージする。この点で、１
／ｎコード（ｎから１つを選ぶコード）の１つを生成す
るのに適切なデコーダ（単一ビット・ラインまたは１対
のビット・ラインをイネーブルにする）は、信号が順次
伝播される少なくとも２個の直列ステージ（例えば真の
補数（true complement）発生器及び組合わせ論理）を
含む少なくとも１個のＡＮＤゲート、またはそれ相当を
含まなければならず、それによりビット・スイッチ・ト
ランジスタ（例えば図４の１乃至８）が追加の伝播遅延
を有することになる。従って、プリチャージ・オペレー
ションの期間は、実際にデコード・オペレーションの期
間にかなり近く一致し（但しそれより短い）、特に図５
に関連して後述される好適な実施例では顕著である。こ
の条件は本発明にとって重要である。なぜなら、プリチ
ャージ・オペレーションの間のビット・ラインのセンス
増幅器への接続が、アクティブ・メモリ・セルからの差
動電圧の発生を妨げるからである。プリチャージが、た
とえ最適なデコーダを用いた場合でも、デコード化オペ
レーションの完了よりも僅かに先に完了するように保証
することにより、この条件はメモリ・オペレーションに
おいて、時間的な不利益を伴わずに無条件に達成される
ことになる。

【００４０】図４の回路のプリチャージ部分のオペレー
ションの間のこのタイミングは、図６の"サイクル１"部
分（本発明の好適な実施例におけるメモリ・オペレーシ
ョン・サイクルの最初の部分）から明らかとなる。ここ
ではＰＣＮ信号が、メモリ・サイクルを確立するクロッ
ク・パルスから僅かに遅延されて示される。クロック信
号は好適には、既知のように、システム・クロックまた
はプロセッサ・クロックと同期される局所クロックによ
り提供される。ＰＣＮパルスの幅は、ＰＣＮパルスがワ
ード・ライン及びビット・ライン・デコーダ出力の出現
よりも先に終了するように設計される。プリチャージ・
オペレーションの最後の部分は、Ｎ１及びＮ２がプリチ
ャージされた後に、出力バッファ増幅器の出力（out及
びout_n）を（低レベルに）プリチャージするノードＮ
９上の遅延ＰＣＮパルスに応答して実行される。センス
増幅器支援機構出力のこのプリチャージは、センス増幅
器の出力が低にプリチャージされた後、且つＳＡＥの出
現以前にセンス増幅器により駆動される動的論理（例え
ばプリチャージド・ドミノ論理）がプリチャージするこ
とを可能にする。

【００４１】また上述のように、ＳＡＥはデータ信号を
クロック・サイクル周期の終了を越えて保持するラッチ
のリセットから切り離される（decouple）。なぜなら、
センス増幅器は１度イネーブル化されると、高速にセッ
トされるトランジスタ３１がプリチャージ・オペレーシ
ョンによりオフにされるまで、ラッチとして機能するか
らである。従ってセンス増幅器のラッチ機能は、次のサ
イクルが開始するまで安定な出力を提供する。それに対
して、例えばプリチャージがセンス増幅器出力からトリ
ガされる既知の自己リセット式ＣＭＯＳでは、サイクル
時間の終了以前に出力が低に復帰し、別のラッチが論理
入力に提供されない限り、続く論理が誤った結果を返却
しうる。

【００４２】枠Ｃ１内に囲まれて示されるマルチプレク
サのビット・ライン選択スイッチ部分は従来の設計に従
い、その詳細は本発明にとって重要ではない。図示のよ
うに、ビット・ライン選択スイッチは、センス増幅器に
接続されるように望まれるビット・ラインと同数のトラ
ンジスタを含み、図４の例では（差分センス用の）４対
が示される。これらのトランジスタは、好適には、メモ
リ・セルに接続されるビット・ライン対に対応するよう
にグループに構成される。トランジスタ１乃至４、及び
５乃至８のこれらのグループのゲートは、図５のセンス
増幅器支援回路内に含まれるデコーダから１／ｎコード
を受信するように、それぞれ接続される。これらのトラ
ンジスタは、それぞれのセンス増幅器入力Ｎ１及びＮ２
を、メモリ・セルの行または列に接続されるビット・ラ
イン対（例えばｂｌ１、ｂｒ１；ｂｌ２、ｂｒ２；ｂｌ
３、ｂｒ３；ｂｌ４、ｂｒ４）のそれぞれのビット・ラ
インに接続するための伝送ゲートとして機能する。

【００４３】マルチプレクサのｍｕｘ部分は枠Ｃ２内に
囲まれて示され、好適にはmux_in入力を受信する相補ト
ランジスタ１０及び１１と、mux_sel入力により制御さ
れ、mux_in入力信号及びその補数をセンス増幅器の入力
Ｎ１、Ｎ２に配布する伝送ゲートとして機能するトラン
ジスタ９及び１２を含むインバータにより構成され、オ
フにされると、読出しオペレーションの間にセンス増幅
器のノードＮ１及びＮ２から電流が流出するのを防止す
る。

【００４４】上述のように、ｍｕｘ及びビット・ライン
選択スイッチのオペレーションは、互いに排他的でなけ
ればならない。この相互排他性は、オペレーション・モ
ード及びテスト・モードのそれぞれに対応する互いに排
他的な異なるクロックにより、図３の回路において達成
され、ｍｕｘがオペレーション・モードの間に信号をセ
ンス増幅器に結合するを効果的に防止する。この制限は
図６及び図８乃至図９に示される構成によれば回避され
る。

【００４５】図５に示されるように、図４のビット・ス
イッチを駆動するセンス増幅器支援回路部分は、好適に
はＡＮＤゲート６１乃至６４のアレイから構成されるビ
ット・デコーダを含み、各ＡＮＤゲートは真及び相補出
力（例えばdec1及びdec1_n）を提供する。ＡＮＤゲート
の数は、ビット・ライン選択スイッチ内のトランジスタ
の数の１／２である（例えばトランジスタ対の数に等し
い）。各ＡＮＤゲートは、ビット・ライン・アドレスの
真及び相補入力の固有の組合わせに接続され、１／ｎコ
ードに適合する固有の組合わせを検出する。しかしなが
ら、本発明によれば、各ＡＮＤゲート６１乃至６４は、
（例えばＮＯＲゲート６５により）反転されたmux_sel
（または書込み）信号を受信する追加の入力を提供さ
れ、このmux_sel信号がアクティブの時、全てのＡＮＤ
ゲートの出力は同一の状態（例えば論理"０"）に駆動さ
れる。（発生される書込み信号は、マルチプレクサ入力
がオフ時のmux_sel信号と同じか、またはそこから導出
される。パイプライン化書込みオペレーションはｍｕｘ
ポートをイネーブルしない。）従って、全てのビット・
スイッチ・トランジスタは同時にオフにされ、センス増
幅器の入出力ノードは別の信号をセンス増幅器に供給す
るように望まれるとき、または他のオペレーションの間
にビット・ラインをセンス増幅器から切り離すことが望
まれるとき、mux_sel信号に応答してメモリ・アレイか
ら切り離される。これはセンス増幅器内のデータを乱す
ことなく、同一メモリ・オペレーション・サイクル内で
書込みオペレーションまたは他のメモリ操作オペレーシ
ョンの実行を可能にし、パイプラインがセンス増幅器に
接続されるメモリ及びプロセッサの帯域幅を効果的に増
大するように使用されることを可能にする。

【００４６】ＳＡＥは、アクティブ・ワード・ラインを
検出するなどの多くの方法により導出されるタイミング
信号であり、ゲート６１乃至６４にＰＣＮ信号と一緒に
供給される。これについては、図８及び図９に関連して
以降で詳述される。しかしながら、ＳＡＥ及びＰＣＮ信
号入力は、図７に示されるような単純な自己リセット式
デコーダでは要求されない。

【００４７】ＰＣＮパルスの終了直後に、ビット・デコ
ード化出力がイネーブルされ、電圧差がビット・ライン
上に生成し始められ、mux_sel信号が代入されない場合
には、その寄生キャパシタンスを放電する。センス増幅
器により確実に検出される電圧差が成長すると、ＳＡＥ
信号が発生し、センス増幅器が上述の両縁モードでオペ
レーションを開始する（ビット・ライン波形の先行エッ
ジにおける３つの異なる傾斜領域に相当する）。

【００４８】センス増幅器がビット・ライン及びその出
力を電源電圧に引上げると、センス増幅器の先に低にプ
リチャージされた出力も、異なる論理レベル（例えば電
源電圧）に引上げられる。トランジスタ３１のラッチ動
作は、ＳＡＥが発生されると、次のサイクルのプリチャ
ージまで出力電圧（out及びout_in）が有効となること
から、明らかである。

【００４９】更に図６では、図４に関連して上述された
ｍｕｘ入力を介して、データをセンス増幅器に接続する
ために、サイクル２（サイクル１と同様、同一のシステ
ム・サイクルまたはプロセッサ・サイクルに含まれる）
とラベル付けされた時間周期が使用される。図５に示さ
れるように、mux_sel信号（またはゲート６１乃至６４
の論理機能の指定によりインバータ６５から導出される
その相補信号）はゲート６１乃至６４に供給され、デコ
ーダに供給される他のアドレス信号には関係なく、dec1
乃至dec4出力を論理"０"に駆動する（またdec1_n乃至de
c4_n出力を論理"１"に駆動する）。

【００５０】図６に示されるように、サイクル２の波形
はmux_sel信号によりビット・デコーダ出力が抑制され
て発生しない以外は、サイクル１の波形と非常に類似す
る。ワード選択信号に応答する部分的選択により、僅か
な電圧変動がビット・ライン上に発生するが、この変動
はセンス増幅器に達しないようにブロックされる。ＳＡ
Ｅ信号の発生は、プリチャージされた出力をｍｕｘに入
力されたデータの論理値に対応する状態に変化させ、次
のサイクルのプリチャージまで再度データをラッチす
る。

【００５１】更に、ＰＣＮ信号はラッチが以降で詳述さ
れるオペレーションのパイプライン処理などの所望の目
的のために、無期限にデータを保持し続けることを可能
にするようにゲートまたは制御される（例えば抑制され
る）。例えばＰＣＮ信号の配布を適切に阻止し（例えば
ＡＮＤゲートにより）、メモリ内の特定のセンス増幅器
またはセンス増幅器グループへのビット・デコーダ不能
化信号（例えばpipelined_write信号）により、ビット
・デコーダを不能にすることにより、記憶ビットまたは
ビット・グループが記憶され、他のビットがメモリから
選択的に読出されるか、ｍｕｘポートを介して入力され
る間、保持される。このようにして、データ・フィール
ドが要求に応じて、また任意の目的に対応して連結され
る。こうした機能は、特にフラグ・ビットまたはエラー
・チェック・ビットを変更または抑制するために有用で
ある。

【００５２】ゲート（例えば図５の６１乃至６４）の好
適な形態が図７に示される。ゲート回路のこの形態は、
高速応答のためのプリチャージド論理を使用し、自己リ
セット式である。所定のパルス幅または長さのパルスが
生成され、ビット・スイッチに提供される。より詳細に
は、ＡＮＤ／ＮＡＮＤ機能がトランジスタ７０１、７０
２及び７０３（必要に応じて更に増えることもありう
る）の直列接続、並びにプリチャージ・トランジスタ７
０４及び雑音抑制トランジスタ７０５（ハーフ・ラッチ
としても参照される）により提供される。

【００５３】デコード・トランジスタの構成は本発明の
実施には重要ではなく、他の形態のデコード論理も使用
することができる。しかしながら、図示の構成例では、
トランジスタ７０１乃至７０３は特定の入力信号の組合
わせをセンスするために全て導通しなければならない。
これらの全てのトランジスタが導通すると、Ｎ１１がプ
ルダウンされ、インバータを構成するトランジスタ７０
７及び７０８のゲートに低電圧が供給される。このイン
バータの出力は、トランジスタ７０５及び７０６を含む
別のインバータに帰還される。後者のインバータは従っ
て、トランジスタ７０７及び７０８を含む前者のインバ
ータと共にラッチを構成する。トランジスタ７０５及び
７０６は、好適には、低コンダクタンスを有するように
サイズ化される。なぜなら、これらはトランジスタ７０
７及び７０８の弱い入力ラッチを形成するに過ぎないか
らである。

【００５４】トランジスタ７０７及び７０８を含むイン
バータの出力は、デコーダ・ゲートの反転または相補出
力dec_nとして提供され、また以降で詳述されるよう
に、デコーダ・ゲートのリセット及びプリチャージを開
始するために使用される。なぜなら、dec_n出力ノード
の高論理レベルが、図１１のビット・ライン・プリチャ
ージ回路１１０９乃至１１１１を不能にし、書込みトラ
ンジスタ１１０８及び１１１２をイネーブルするからで
ある。ＡＮＤ機能を実行するゲートの真出力decは、ト
ランジスタ７１０及び７１１を含む追加のインバータに
より提供される。（専門用語"真／相補"に関し、図４の
トランジスタ１乃至８は低論理レベルを供給されると導
通状態となり、これもゲートのＡＮＤ機能の範疇内に含
まれるものと見なすことができよう。）

【００５５】図７の回路の自己リセット式プリチャージ
機能は次のように実行される。入力アドレス信号は、本
発明が最も好都合に使用されうる高速のプロセッサ速度
及び短いサイクル時間に適合する、比較的短いパルスと
仮定される。従って、デコーダ・ゲート出力信号期間
が、リセット及びプリチャージ・ループ内で提供される
遅延により管理され、このループは各々が所定の信号伝
播遅延を有する５つのインバータ・ステージ列を含む。
任意のタイプの遅延を使用可能であるが、枠Ｃ１１によ
り囲まれ、トランジスタ７１３、７１４及び７１５、７
１６をそれぞれ含む最初の２つのステージは、図４のビ
ット・スイッチ１乃至８がセンス増幅器へのビット・ラ
イン入力上に、確実な論理レベル・センシングを可能に
する十分な電圧を生成するためにアクティブでなければ
ならない最小時間に対応する。追加の遅延は、トランジ
スタ７１７及び７１８を含む第３のインバータ・ステー
ジにより提供され、これはトランジスタ７１４を導通さ
せるために好適な論理レベルを導出する。トランジスタ
７１４は、トランジスタ７０６よりも大きなサイズを有
する。dec_n信号の立上り及び最初の３つの順次インバ
ータ・ステージによるdec_nの遅延及び反転に応答して
Ｎ１８が低に下がると、Ｎ１１がトランジスタ７０４に
より高にプリチャージされる。

【００５６】トランジスタ７０１、７０２及び７０３の
少なくとも１つへの入力パルスが終了すると仮定する
と、トランジスタ７０４を流れるフィード・スルー電流
が、ノードＮ１１のキャパシタンスを充電後に、比較的
低い導電性を有するトランジスタ７０６により制限され
る。この点でトランジスタ７０６の機能は、アドレス・
パルスａ、ｂ及びｃの終了後、プリチャージが実行され
るまで、すなわちラッチ機能がトランジスタ７０４のコ
ンダクタンスにより圧倒されるまで、ノードＮ１１をホ
ールド・ダウンすることである。（トランジスタ７０６
は多くの例では省かれる。なぜならノードＮ１１のこの
状態は、しばしば動的電荷記憶により達成されるからで
ある。）

【００５７】Ｎ１８上の信号は、次にトランジスタ７３
０及び７３１により反転されて遅延され、ノードＮ１９
上に高電圧が提供され、上述のようにトランジスタ７０
７がオフにされた後、トランジスタ７０９が出力ノード
dec_nを低に引下げるように駆動される。ノードＮ１９
上の電圧は再度反転されて遅延され、ノードＮ１０を低
に引下げ、dec出力のプリチャージを制御する。

【００５８】単一サイクル読出し及び書込みを可能にす
るビット・デコーダの変形が、図８に示される。この場
合には、回路は部分的に自己リセット式に変更され、プ
リチャージが部分的に外部的に制御され、ＳＡＥ信号に
より枠Ｃ１１に囲まれた回路を通じてゲートされる。そ
の他の点については、この回路のオペレーションは図７
のそれと一般に同じである。両方の図に共通のトランジ
スタ及び識別ノードには、同一の参照番号が振られて示
され、これらに関する重複する説明は省略する。

【００５９】後述される図８及び図９の回路及びオペレ
ーションの詳細な説明に先立ち、新たなプリチャージ／
リセット構成は、トランジスタ８１３乃至８２７を含
む。プリチャージの目標は、あるアドレスに対応するサ
イクルの最初の部分で広いアクティブ読出しパルス（ま
たは書込みスルー（write-through）・オペレーション
の場合には書込みパルス）を提供し、次にサイクルの第
２の部分で同一のまたは異なるアドレスに供給されるよ
り狭いアクティブ書込みパルスを提供することである。
サイクルの第２部分で書込まれたデータは、図４の回路
Ｃ１内のビット・スイッチを駆動するビット・デコーダ
出力（dec_n）を抑制することにより、センス増幅器か
ら切り離される。読出しオペレーションは、評価のため
に（例えばビット・ラインが解放され、アクティブの
時）、書込みオペレーションの場合よりも広いアクティ
ブ・パルス期間を要求する。アクティブ・パルス幅を各
読出し及び書込みオペレーションによりそれぞれ指定さ
れるだけの長さに構成することにより、（論理機能の評
価のための）アクティブ信号、プリチャージ・オペレー
ション、及びプリチャージのリセットの合計に等しい全
体のサイクル時間が低減される。

【００６０】図８及び図９では、トランジスタ８２２乃
至８２７がＳＡＥパルスを捕獲し、それをサイクルの終
了を通じて保持する。ＳＡＥ信号はセンス増幅器ラッチ
またはビット・デコード・リセットに影響を及ぼさず
に、読出し／書込みサイクル内で２度パルス生成され
る。トランジスタ８２２乃至８２５はラッチを構成し、
次のサイクルの開始時にＰＣＮ信号によりクリアされ
る。ＳＡＥ信号は従ってビット・デコードのリセットを
ゲートし、回路はノードＮ３がＳＡＥパルスの到来より
も相当以前に高になるように構成される。サイクルの最
初の部分の読出しまたは書込みスルーの間、ビット・デ
コーダは、センス増幅器がＳＡＥ信号によりイネーブル
された後にリセットされる。サイクルの第２部分におけ
る別のオペレーション（例えば書込みオペレーション）
の間、トランジスタ８１８は、アクティブＳＡＥ信号が
ノードＮ１７上にラッチされているために、アクティブ
状態を維持する。従って、リセットはより高速に進行す
る。なぜなら、リセットがＳＡＥ信号によりゲートされ
ないからである。更に、図９のビット・デコーダが完全
に自己リセットされるようになる。なぜなら、トランジ
スタ８１８が効果的にノードＮ１６をトランジスタ８２
８のドレインに短絡するからである。

【００６１】動作的に、図７の回路と図８及び図９の回
路の主な違いは、図７の回路では、読出しオペレーショ
ンが確実に実行されるために必要なアクティブ時間に従
い、最小パルス幅が提供されるのに対して、図８及び図
９の回路では、最小パルス幅が書込みオペレーションに
対して要求されるより短い時間に従い提供されることで
ある。トランジスタ８１９は、センス増幅器が活動化さ
れた直後に、プリチャージを生じるために追加される。
図８及び図９の回路は、図８の回路においてプリチャー
ジのリセットがより早く発生するという点で主に異な
る。

【００６２】図７の回路と図８の回路との主な違いは、
dec_n信号がトランジスタ８２０に直列に接続されるト
ランジスタ８２１のゲートに直接提供される点である。
トランジスタ８２０は、２つのインバータ・ステージ遅
延Ｃ２０（但し任意の遅延構造により提供可能である）
を通じて遅延されたdec_n信号を受信する（この信号の
高状態はデコーダのリセットをトリガし、低状態はデコ
ーダのリセットが完了したことを示す。両者共に出力リ
セット信号として参照される）。この直列接続はＡＮＤ
機能を提供し、dec_n信号がプリチャージが開始される
以前において、Ｃ２０の遅延により確立される所定の最
小期間であることを要求する。dec_n信号は更に低導電
性のトランジスタ８１７のゲートにも供給される。この
トランジスタはdec_nが低に切り替わると（プリチャー
ジ・オペレーションが完了したことを示す）、ノードＮ
１８を電源電圧に引上げ、プリチャージ・オペレーショ
ンを終了する。

【００６３】枠Ｃ１１内に示される回路は、ＳＡＥ信号
がトランジスタ８２７に供給されるとき、この信号のラ
ッチ機能を提供する。トランジスタ８２７はＰＣＮパル
スを受信するトランジスタ８２６に直列に接続され、こ
のパルスはトランジスタ８２２乃至８２５により構成さ
れるラッチをリセットする。この回路は次のように動作
する。

【００６４】dec_nが上述のように、Ｃ２０により主に
決定される期間、高と仮定すると、ＳＡＥ信号のオンセ
ットがノードＮ１８をプルダウンし、プリチャージを開
始する。これを達成するために、ＳＡＥ信号はトランジ
スタ８２７及び８１９の両方に供給され、後者はトラン
ジスタ８１７（dec_nが高のときオフ）に直列に接続さ
れ、更にdec_n信号及び遅延dec_n信号により導通化され
るトランジスタ８２０及び８２１に直列に接続される。
ノードＮ１６もまたＳＡＥ信号に応答してプルダウンさ
れ、直列に接続されるトランジスタ８２２及び８２３に
より好適に構成されるインバータに供給されて、ノード
Ｎ１７をプルアップし、トランジスタ８１９と並列に接
続されるトランジスタ８１８をオンにする。このように
して、最初の読出しオペレーションがＳＡＥ信号により
ゲートされる。

【００６５】Ｎ１７上の信号は、トランジスタ８２４及
び８２５により好適に構成される別のインバータに帰還
され、読出し及び書込みの両オペレーションが実行され
るサイクルの終了後に、トランジスタ８２６に供給され
るＰＣＮパルスがＣ１１の回路をリセットするまでＳＡ
Ｅ信号をラッチする。より詳細には、アクティブＳＡＥ
信号は、ノードＮ１６を高にプルアップするためにトラ
ンジスタ８２６に供給されるＰＣＮ信号により、サイク
ルの開始時にビット・デコーダからクリアされる。トラ
ンジスタ８２４及び８２５により構成されるラッチは弱
いラッチであり、トランジスタ８２６の動作はトランジ
スタ８２５のラッチ機能を上回る。これは上述したよう
に、トランジスタ７０４がトランジスタ７０６のラッチ
機能を上回るケースと同様である。

【００６６】このように２つの期間が確立され、その
間、各メモリ・サイクルにおいて異なるメモリ・オペレ
ーションが実行される。本発明の利点を完全に実現する
ためには、第２のオペレーションの期間がＣ２０におけ
る遅延により決定され、ＳＡＥ信号によりゲートされる
第１の期間よりも短いことが重要である。書込みオペレ
ーションは読出しオペレーションよりも短い時間を要す
ため（読出しの間には、差動電圧がビット・ライン上に
生成されなければならない）、第１及び第２の期間を、
それぞれの期間内でオペレーションが実行されるように
一様でなく、且つ近い値を取るように調整することによ
り、最短の全体サイクル時間が達成される。（プリチャ
ージが実行される方法は、ワード・ライン・デコーダに
も適用することができる。）

【００６７】図１０を参照すると、ＳＡＥ信号のラッチ
及びトランジスタ８１８及び８１９のオンが、プリチャ
ージ・オペレーションを実行することにより、ビット・
デコーダ出力を不能にする様子が図中の曲線矢印により
示される。この最初のプリチャージ・オペレーションの
期間は、読出しオペレーションに対応し、デコーダ・プ
リチャージ網を通過するＳＡＥ信号の伝播時間に対応す
る遅延により制御される。第２のオペレーション（例え
ば書込みオペレーション）は、主にＣ２０の遅延による
期間内で制御される。従って、この第２の期間は、書込
みメモリ・オペレーションに適合しうるように短くする
ことができる。この不一致のプリチャージは、同一メモ
リ・サイクル周期内で複数のメモリ・オペレーションを
パイプライン式に実行するための、最短の全体メモリ・
サイクル時間の生成に寄与する。

【００６８】ところで、現在使用可能な非常に短いプロ
セッサ・サイクル時間を鑑みると、同一メモリ・サイク
ル内で２つのオペレーションだけがパイプライン処理さ
れることが好ましい。しかしながら、ここで開示される
本発明の原理は、要求に応じ、より多くのオペレーショ
ンにも拡張可能である。更に図１０から、センス増幅器
へのビット・デコーダ出力が、所与のメモリ・サイクル
周期内で実行される任意のまたは全てのオペレーション
において、mux_sel信号により抑制される一方、要求に
応じて、他のビット・ライン・スイッチング・トランジ
スタ１乃至８に提供されうる点が重要である。従って、
好適な実施例では、単一サイクル読出し及び書込み機能
に対応して、独立の読出し及び書込みデコーダが提供さ
れるべきである。読出しビット・デコーダは、アクティ
ブpipelined_write信号により不能化される。

【００６９】ビット・デコーダ回路の別の実施例が図９
に示される。この実施例の図８の実施例との基本的な違
いは、トランジスタ８２１の省略と、ノードＮ３におけ
る遅延dec_n信号のトランジスタ８１７及び８２０への
供給である。図８の回路の場合同様、この遅延はＳＡＥ
パルスのオンセットの遅延よりも短く、ＳＡＥによりゲ
ートされるプリチャージ・オペレーションのイネーブル
化は、ＳＡＥパルスの先行エッジより先に達成される。
換言すると、図９の実施例では、ＳＡＥ信号が図８の実
施例の場合同様に、サイクルの読出し部分の間にリセッ
トをゲートするが、より小さなトランジスタ・スタック
により、リセットがより早く発生する。しかしながら、
図８の実施例は、Ｃ２０をバイパスすることによりプリ
チャージをより早く終了する。

【００７０】図９の回路により提供される改良されたサ
イクル時間は、トランジスタ８２１の省略に由来し、こ
のトランジスタ８２１はＳＡＥ信号によるプリチャージ
信号のゲートを、直列抵抗の増加により遅らせることが
判明している。

【００７１】図１１を参照すると、図８または図９のい
ずれかの実施例に従い、単一メモリ・サイクル内で同一
または異なるアドレスに対する読出し及び書込みの両オ
ペレーションを実行する一般的な例が示される。メモリ
・セル・アレイが、ワード・ライン１及びワード・ライ
ンｎにそれぞれ接続される代表的な２つのメモリ・セル
により示され、一方はトランジスタ１１０１乃至１１０
６を含むように詳細に示される。勿論、メモリ・セルの
形態は本発明の実施には重要ではない。例えば、双安定
回路を含む静的タイプのセルが示されるが、容量性セル
を含む動的電荷記憶構造が使用されてもよい。図１１の
センス増幅器は、代表的なビット・ライン１１２０及び
１１２０'に接続されるように示される。センス増幅器
は、図５、図７、図８、図９のビット・デコーダからも
入力を受取り、上述のように、センス増幅器へのビット
・ライン対の接続を制御する。書込み回路１１３０もま
た、伝送ゲート・トランジスタ１１０８及び１１１２を
介して、ビット・ライン（対）に接続される。

【００７２】ワード・ラインへの電圧の印加によるメモ
リ・セルの部分的選択に先立ち、ビット・ライン上の電
圧が低コンダクタンスのトランジスタ１１０９、１１１
０及び１１１１を通じて高にプリチャージされ、等価に
なる。トランジスタ１１０８及び１１１２により好適に
構成される伝送ゲートの開放は、プリチャージ用トラン
ジスタ１１０９乃至１１１１のオフと同時に実行される
（伝送ゲートの形態は本発明の実施には重要でない）。
この点に関し、センス増幅器及び書込み回路の両方がア
クティブの場合、センス増幅器への書込みスルーが実行
されうる。このオペレーションは同一のビット・ライン
に関連する。なぜなら、書込みスルーはセンス増幅器に
供給されるからである。

【００７３】上述の説明から、本発明によるセンス増幅
器構成及び支援回路は、非常に小サイズ及び高集積密度
により形成しうる比較的単純な回路を提供することが理
解されよう。しかしながら、この回路は非常に高速に動
作可能で、更にマルチプレクサを介してセンス増幅器に
信号を入力し、信号を不定の時間ラッチし、（メモリか
ら読出されたり、マルチプレクサを介して入力される）
データをセンス増幅器出力に保持しながら、単一のメモ
リ・サイクル内に複数のメモリ・オペレーションをパイ
プライン処理する柔軟性を有する。また、本発明は非対
称の応答速度及び耐雑音性を有するプリチャージド回路
を使用し、プリチャージド・タイプ及び静的タイプの両
方の論理を直接駆動可能なメモリを提供することが理解
されよう。

【００７４】本発明は１つの好適な実施例について述べ
られてきたが、当業者には理解されるように、本発明の
精神及び範囲内において、その形態及び詳細に関する様
々な変更が可能である。

【００７５】まとめとして、本発明の構成に関して以下
の事項を開示する。

【００７６】（１）双安定差動増幅器と、上記双安定差
動増幅器により差動電圧をセンスする手段であって、上
記双安定差動増幅器の出力をラッチする手段を含む、上
記センス手段と、少なくとも上記センス手段と、上記差
動増幅器の入力とを順次プリチャージする手段であっ
て、上記ラッチ手段をリセットする手段を含む、上記プ
リチャージ手段と、を含む、プリチャージド・センス増
幅器。（２）上記センス手段が両縁回路を含む、前記（１）記
載のプリチャージド・センス増幅器。（３）上記ラッチ手段が上記両縁回路の１部に接続され
るラッチ回路を含む、前記（２）記載のプリチャージド
・センス増幅器。（４）デコーダと、上記デコーダのリセットをゲートす
る手段と、上記デコーダのリセットに続く上記デコーダ
の出力の論理状態に応答して、上記デコーダをプリチャ
ージする手段と、上記デコーダの全ての出力を同時に不
能にする手段と、を含む、プリチャージド・センス増幅
器支援回路。（５）上記プリチャージ手段が、入力信号に応答して、
上記デコーダをプリチャージする手段を含む、前記
（４）記載のプリチャージド・センス増幅器支援回路。（６）上記デコーダの出力リセット信号を遅延する手段
を含む、前記（４）記載のセンス増幅器支援回路。（７）上記入力信号をラッチする手段を含む、前記
（５）記載のセンス増幅器支援回路。（８）上記デコーダの出力リセット信号を遅延する手段
と、上記入力信号をラッチする手段と、を含む、前記
（５）記載のセンス増幅器支援回路。（９）上記プリチャージ手段が、上記デコーダの上記出
力リセット信号及び上記遅延手段の出力に応答して、上
記デコーダのプリチャージを開始する手段を含む、前記
（６）記載のセンス増幅器支援回路。（１０）上記プリチャージ手段が上記遅延手段の出力に
応答する、前記（６）記載のセンス増幅器支援回路。（１１）複数のビット・ラインに選択的に接続される双
安定差動増幅器を有するセンス増幅器を含むメモリを動
作する方法であって、プリチャージ信号に応答して、上
記センス増幅器をプリチャージするステップと、センス
増幅器イネーブル信号に応答して、上記双安定差動増幅
器の入力に接続される電圧差を増幅するステップと、上
記双安定差動増幅器の出力をラッチするステップと、上
記プリチャージ信号に応答して、上記ラッチ・ステップ
を終了するステップと、を含むメモリを動作する方法。（１２）上記メモリがアドレス・デコーダと、上記メモ
リのビット・ラインを上記双安定差動増幅器の入力に選
択的に接続するビット選択スイッチ手段と、入力信号を
上記双安定差動増幅器に選択的に接続するマルチプレク
サ手段とを含み、上記方法が、アドレスをデコード化
し、デコーダ出力を提供するデコード化ステップと、上
記デコーダ出力に応答して、少なくとも１ビット・ライ
ンを上記双安定差動増幅器に接続するステップと、上記
マルチプレクサ手段への入力選択信号に応答して、上記
デコーダの出力を不能にするステップと、を含む、前記
（１１）記載のメモリを動作する方法。（１３）上記デコーダをプリチャージすることにより、
上記デコーダの出力を中断するステップを含む、前記
（１２）記載のメモリを動作する方法。（１４）上記デコーダの出力論理状態に応答して、上記
デコーダをプリチャージするステップを含む、前記（１
３）記載のメモリを動作する方法。（１５）上記センス増幅器イネーブル信号に応答して、
上記デコーダをプリチャージするステップを含む、前記
（１４）記載のメモリを動作する方法。（１６）上記センス増幅器イネーブル信号を上記デコー
ダ内でラッチするステップを含む、前記（１５）記載の
メモリを動作する方法。（１７）上記プリチャージ信号に応答して、上記センス
増幅器イネーブル信号の上記ラッチを終了するステップ
を含む、前記（１６）記載のメモリを動作する方法。（１８）上記センス増幅器イネーブル信号により、上記
メモリの読出しオペレーションをゲートするステップを
含む、前記（１１）記載のメモリを動作する方法。（１９）上記デコーダの出力論理状態に応答して、上記
中断ステップをゲートするステップを含む、前記（１
１）記載のメモリを動作する方法。（２０）上記ゲート・ステップが、上記デコーダの出力
リセット信号を遅延するステップを含む、前記（１９）
記載のメモリを動作する方法。（２１）上記ラッチステップが、上記プリチャージ信号
を選択的に中断するステップを含む、前記（１２）記載
のメモリを動作する方法。（２２）各々がプリチャージ信号に応答して、それぞれ
のセンス増幅器をプリチャージする手段を含む、少なく
とも２つの上記センス増幅器を含むメモリ・デバイスを
動作する方法であって、上記少なくとも２つのセンス増
幅器により、同時に読出しオペレーションを実行するス
テップと、上記少なくとも２つのセンス増幅器の少なく
とも１つの上記増幅器へのプリチャージ信号を中断する
ステップと、上記中断ステップと同一のサイクル内で、
上記少なくとも２つのセンス増幅器の少なくとも別の上
記増幅器により、読出しオペレーションを実行するステ
ップと、を含むメモリ・デバイスを動作する方法。

【００７７】

【発明の効果】以上説明したように、本発明によれば、
ラッチ及びマルチプレクサを含み、静的タイプ及びプリ
チャージド・タイプの論理回路を直接駆動可能なプリチ
ャージ機能を有する非対称応答速度回路を用いるセンス
増幅器を含むメモリを提供することができる。

【００７８】更に本発明によれば、高い耐雑音性を有す
るメモリのセンス増幅器を提供することができる。

【００７９】更に本発明によれば、クロックにより規定
される単一の動作サイクル内で、読出しオペレーション
と書込みオペレーションの両方の性能を可能にするメモ
リの支援回路を提供することができる。

【００８０】更に本発明によれば、データ・フィールド
の連結などの追加のメモリ・オペレーションを支援する
ために、メモリから読出されたデータを複数のメモリ・
サイクルに渡り選択的に維持する、センス増幅器のラッ
チ機能を提供することができる。

【図面の簡単な説明】

【図１】一般的な両縁センス増幅器を示す図である。

【図２】米国特許第５２０４５６０号で開示され、本発
明の追加の態様を理解する上で有用な回路図である。

【図３】米国特許第４８４３２６４号で開示され、本発
明の追加の態様を理解する上で有用な回路図である。

【図４】本発明のセンス増幅器回路の主要部分を示す図
である。

【図５】本発明によるセンス増幅器支援回路の論理図で
ある。

【図６】本発明のオペレーションを示すタイミング図で
ある。

【図７】図６の回路で使用可能なビット・デコーダを示
す図である。

【図８】単一サイクル読出し書込みオペレーションを可
能にする別のビット・デコーダを示す図である。

【図９】図８のビット・デコーダの変形を表す図であ
る。

【図１０】単一サイクル読出し書込みオペレーションを
提供する本発明のオペレーションを表すタイミング図で
ある。

【図１１】単一クロック・サイクル内で読出し書込みア
クセスを提供する回路を単純化して表す図である。

【符号の説明】

１、２、３、４、５、６、７、８ビット・スイッチ１０、１１相補トランジスタ１１ビット・ライン・スイッチ回路１３、１４、１５、２１、２５、２６、２７、２８、２
９、３０、３１、３２、３３、３６、３７、７０１、７
０２、７０３、７０６、７０７、７０８、７０９、７１
０、７１１、７１３、７１４、７１５、７１６、７１
７、７１８、７３０、７３１、８１３、８１４、８１
５、８１６、８１７、８１８、８１９、８２０、８２
１、８２２、８２３、８２４、８２５、８２６、８２
７、１１０１、１１０２、１１０３、１１０４、１１０
５、１１０６、１１０８、１１０９、１１１０、１１１
１、１１１２トランジスタ１６、１７、１８、１９相補トランジスタ１８、１９差動増幅器、センシング・トランジスタ２３、３０、３４、３５、７０４プリチャージ・トラ
ンジスタ２５破線、ｍｕｘ６１、６２、６３、６４ＡＮＤゲート６５ＮＯＲゲート７０５雑音抑制トランジスタ１１３０書込み回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩＨ０３Ｆ 3/45 Ｈ０１Ｌ 27/04 ＵＨ０３Ｋ 19/003 (72)発明者ユエン・ハン・チャンアメリカ合衆国12603、ニューヨーク州ポキプシ、ハイ・アクレス・ドライブ 35 (72)発明者ポン−フェイ・ルアメリカ合衆国10598、ニューヨーク州ヨークタウン・ハイツ、ワイルドウッド・ストリート 3471 (56)参考文献特開平３−49096（ＪＰ，Ａ) 特開平６−84376（ＪＰ，Ａ) 特開平４−92287（ＪＰ，Ａ) 特開平１−144291（ＪＰ，Ａ) 特開平６−60640（ＪＰ，Ａ) 特開平７−78480（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/40 - 11/419

Claims

(57)【特許請求の範囲】

【請求項１】複数のビット・ラインに選択的に接続され
る双安定差動増幅器と、所与の持続期間を有するプリチャージ信号に応答して上
記双安定差動増幅器の共通ノードＮ４をプリチャージし
て上記双安定差動増幅器を不能にする電圧レベルおよび
上記双安定差動増幅器の入力を所与の持続期間プリチャ
ージする電圧レベルを順次発生する遅延手段と、上記プリチャージ信号に続いて発生するセンス増幅器イ
ネーブル信号に応答して上記イネーブル信号をラッチす
るラッチ手段と、上記ラッチ手段にラッチされたイネーブル信号に応答し
て上記双安定差動増幅器の共通ノードＮ４のプリチャー
ジを解除して上記双安定差動増幅器の出力をイネーブル
する手段と、を含む、プリチャージド・センス増幅器。
【請求項２】上記イネーブルする手段が両縁回路を含
む、請求項１記載のプリチャージド・センス増幅器。
【請求項３】上記ラッチ手段が上記両縁回路の１部に接
続されるラッチ回路を含む、請求項２記載のプリチャー
ジド・センス増幅器。
【請求項４】上記プリチャージ信号に応答して、上記セ
ンス増幅器イネーブル信号の上記ラッチを終了させる手
段を含む、請求項１記載のプリチャージド・センス増幅
器。