JP4603103B2 - 内容参照メモリ - Google Patents
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Description
【０００１】
【技術分野】
この発明は、内容参照メモリ（ＣＡＭ）に、特に、ワードスライス型ＣＡＭに関する。
【０００２】
【背景情報】
内容参照メモリ（ＣＡＭ）は、データがその物理的位置ではなく、その内容に基づいて選択される、メモリである。この機能は、多くの用途に有益であり、特に、長い識別語から短めの語へとマッピングする目的で検索を行なう際に有益である。この動作は、非同期転送モード（ＡＴＭ）アドレス変換を含む、多くの電気通信機能において必要とされる。
【０００３】
米国特許番号第５，２８９，４０３号は、モデル列およびモデル行を使用してＣＡＭにセルフタイミングを与える技術を開示する。モデル列とモデル行との交点のビットは常に不一致であり、一方、その行内の他のすべてのセルは常に一致する。これにより、モデルマッチライン上で、可能な限り最も遅い不一致条件が生成される。その後この信号を使用して、後続の事象のタイミングをとりかつ他の全てのマッチラインの評価をするためのクロックが生成される。ワードスライス型構造、制御信号の生成、および電源投入に関しては、ここでは取扱われていない。
【０００４】
IEEE J. Solid-State Circuits, vol. 28, no. 3, pp. 222-232, March 1993 に記載の、「ＤＲＡＭおよびマルチポートＳＲＡＭの、１８０−ＭＨｚ ０．８−μｍ ＢｉＣＭＯＳモジュラメモリファミリー（“A 180-MHz 0.8-μm BiCMOS Modular Memory Family of DRAM and Multiport SRAM ”）」と題された、Ａ．Ｌ．シルバート（A. L. Silburt ）等による文献は、低電力およびデューティサイクルの独立性を達成するために、モデルセルフタイミング経路を用いる、モジュラ組込みメモリ設計について説明している。これらのモデル経路は、モデルデコーダと、モデル行と、モデル列とを含む。この文献では、ＣＡＭは取扱われていない。
【０００５】
米国特許番号第５，５９６，５３９号は、モデル行およびモデル列を用いる、Ａ．Ｌ．シルバート等によって説明されたものと同様の機構を開示する。ここでは、付加的なタイミングマージンを与えるためにモデルセンスアンプは不平衡にされる。ＣＡＭはやはり、取扱われていない。
【０００６】
Records IEEE International Workshop on Memory Technology, Design and Testing, pp.40-45, August 1994 に記載された、「非直観的ＢＩＳＴを備える高速組込みキャッシュ設計（“A High Speed Embedded Cache Design with Non-Intrusive BIST”）」と題された、Ｓ．コーナチュク（S. Kornachuk）等による文献は、可能な限り最も遅い方法で常に不一致であるモデルワードを含む、ＣＡＭ／ＲＡＭ組合せキャッシュのためのセルフタイミング経路を説明している。ワードスライス構造、制御信号の生成、および電源投入に関しては、やはり取扱われていない。
【０００７】
【発明の概要】
この発明の目的は、改良された内容参照メモリを提供することである。
【０００８】
この発明の一局面に従えば、任意の１ワードのすべてのビットが物理的に隣接した列内にあり、任意の１ビットに関連するすべての列が分散されるＣＡＭが提供される。
【０００９】
たとえば、このＣＡＭにおいて、列はワードスライス構造であり、隣接する列のグルーブは１ワードに関連し、それにより、多数のワードが自身の多数の行を占有する。この構造は、複数のワードスライスを含む。このＣＡＭはさらに、ワードスライスとデータ入出力回路との間でデータを伝達するグローバルデータバスを含んでもよい。このＣＡＭにおいては、ワードマッチロジックは局所化される。タイミング情報は、モデルグローバルデータ信号の形で、グローバルデータバス内で伝達される。
【００１０】
この発明の別の局面に従えば、２つの主要な制御信号がラッチされるＣＡＭが提供される。それらの信号の、可能なすべての組合せで、メモリの可能な３つの状態および不活性状態が表わされる。したがって、このメモリは電源投入されると、常に回復可能な状態となる。制御信号は、セルフタイミング経路内のモデルグローバルデータ信号と相互作用する。
【００１１】
【実施の形態】
ここで、この発明の実施の形態を、添付の図面を参照して例示することにより説明する。
【００１２】
Ｉ．先行技術
図１に、先行技術によるＣＡＭを示す。図１において、任意の１ワードに属するセル１１０は、論理ＮＯＲ態様でそのワードのマッチライン１１２に接続される。差分データのためのビット線対１１４は、入力データＤを受けてＣＡＭの内容をロードしかつ参照ワードをサーチする、参照ワード記憶およびビット線ドライバ１１６に接続される。アレイのコアセル１１０内に記憶されたデータは、ビット線１１４に参照ワードを与えることにより、サーチされる。サーチ動作において、差分データがビット線対１１４上でアサートされると、コアセル１１０は自身が記憶しているデータビットをその差分データ（参照データ、または単一ビットの比較基準としても知られる）と比較する。記憶したデータがその参照データと等しくない場合には、コアセル１１０は（論理ハイ状態にプリチャージされている）マッチライン１１２を、ロー状態に引下げる。記憶しているデータが参照データと等しい場合には、セル１１０はそれに接続されたマッチライン１１２に対して何ら影響を与えない。任意の１ワード内のすべてのコアセル１１０が同じようにマッチライン１１２に接続されているため、そのワード内に対応の参照ビットと等しくない（すなわち不一致である）ビットが１つでもあれば、マッチライン１１２はローに引下げられる。そのワード内のすべてのビットが参照データに等しい場合に限り、マッチライン１１２は論理ハイ状態に保たれる。
【００１３】
ＣＡＭは、サーチ動作の結果を表わす３つの出力を生成するエンコーダ１１８を含む。ｗ個のワードのうちいずれかが参照データに一致するデータを記憶している場合には、ヒット信号ｈｉｔが論理ハイ状態にアサートされる。この一致するワードの２進アドレスは符号化され、アドレス信号ｓａが出力される。複数のワードが参照データと一致している場合には、多重マッチ信号ｍｕｌｔが論理ハイ状態にアサートされる。
【００１４】
ＩＩ．実施の形態
ワードスライス型ＣＡＭのセルフタイミングを可能にする回路の設計を意図する。このようなＣＡＭは、複数のワードスライスとメモリの入出力回路との間でインタフェースをとるために、グローバルデータバスを必要とする。このセルフタイミング回路は：
・メモリに与えられるデータパターンにかかわらず、遷移の時間と方向とがわかっているモデルグローバルデータバス信号を使用しなければならない。ここで、モデルラインの負荷および遅延特性は、実際のグローバルデータバスラインのそれを近似する；
・どの様なランダムな電源投入条件も、メモリを回復不能な状態に置くことはないという点で、強固でなければならない；
・ ・電源投入の制約を受け、かつ
・モデルグローバルデータバスラインと相互作用する、
最小の数の信号でＲＥＡＤ（読出）、ＷＲＩＴＥ（書込）、およびＳＥＡＲＣＨ（サーチ）動作のタイミングを自身でとることができなければならない。
【００１５】
セルフタイミング
セルフタイミングとは、一般に、メモリが、与えられたシステムクロックの立上がり端縁のみに基づいて、自身のタイミング制御信号を内部で生成する機構である。内部の事象はその後、外部クロック端縁に依存することなく、遅延または電力を最小限に抑えるために、またはバスの競合を回避するために、最適な時点で開始することができる。システムクロックの立下がり端縁は通常、タイミングを自身でとるメモリのタイミングには何の役割も果たさないため、そのメモリの動作は、デューティサイクル独立型と呼ばれる。具体的には、そのメモリサイクルの活性部分の終了が、システムクロックの立下がり端縁によって起動されることはない。内部で生成されたタイミング信号を使用してこの終了が制御されるため、メモリ動作を完了するのに十分な時間が経過するように、しかし、電力消費を増加させる結果につながる不必要なマージンの浪費は避けることができるように、タイミングをとることができる。メモリの動作による実際の経路遅延が内部セルフタイミング経路内でモデル化される場合には、マージンを最小限に抑えることができ、そのセルフタイミング機構は、メモリ構成とともに調整が可能となる。
【００１６】
ワードスライスアーキテクチャ
ほとんどのメモリは、特にランダムアクセスメモリ（ＲＡＭ）は、ビットスライス型アーキテクチャを有する。すなわち、データワードの任意の１ビットに関連するすべての記憶セルは、連続して隣接する列内に位置付けられ、１ワードが、メモリの全幅にわたって分散される。この発明の一実施例に従ったＣＡＭには、これに代わるアーキテクチャが用いられる。このアーキテクチャにおいては、記憶された任意の１ワードのすべてのビットは連続して隣接する列内にあり、そのデータワードの任意の１ビットに関連する列は、メモリの全幅にわたって分散される。この後者のアーキテクチャが、ワードスライス型アーキテクチャと呼ばれる。
【００１７】
図２に示すワードスライス型アーキテクチャは、ワードマッチ動作を局在化させるが、そのためには、ｂビットの比較基準が何らかの方法で、複数のワードスライスに伝達されなければならない。この伝達を行なうのが、グローバルデータバスである。
【００１８】
このＣＡＭは、ＳＥＡＲＣＨ能力に加えて、ＲＥＡＤおよびＷＲＩＴＥ動作もまたサポートせねばならない。これらすべてに、グローバルデータバス２１１が用いられる。ＳＥＡＲＣＨおよびＷＲＩＴＥ動作においては、データは、入出力（Ｉ／Ｏ）回路から複数のワードスライス２１５の方向に伝搬される。ＲＥＡＤ動作については、データの伝搬の方向は、ワードスライスからデータ入出力回路２１３に向かう。
【００１９】
すべての動作がグローバルデータバスを用いるため、このバス内にタイミング情報を組込むと有利である。これは：
・グローバルデータバスが、タイミング情報を必要とする要素を物理的に接続するため、および
・このバスによって経路付けられるいかなるタイミング信号にも同じ負荷を容易に与えることができ、したがって、実際のデータの遷移に対しほぼ一致する遅延がもたらされるため、有益である。
【００２０】
このため、グローバルデータバスとともに物理的に経路付けられ、メモリのセルフタイミング機構の一部としてタイミング情報を搬送するモデルグローバルデータラインが設けられる（その上に、モデルグローバルデータ信号ｄｇｍが与えられる）。モデルグローバルデータラインは、与えられるデータのパターンにかかわらず、遷移の方向がわかっており、物理的に経路付けられかつ実際の負荷およびモデル負荷に接続されて、その遅延および遷移の時間が、実際のグローバルデータバス信号の遅延および遷移時間とほぼ一致するようにされる。
【００２１】
このＣＡＭにおいて、ワードの一致のためには、記憶されたワード内のすべてのビットが（「ドントケア」マスクは無視して）比較基準内のすべてのビットと厳密に一致しなければならない。これには、図３（Ａ）および図３（Ｂ）に示す、ワードベースの論理動作が必要であるが、これは、ワードスライス型アーキテクチャでは容易に実現される。図３（Ａ）に示すマッチロジック機能回路は、複数の排他的ＯＲ（ＸＯＲ）ゲート３１１および１つのＮＯＲゲート３１３を含む。図３（Ｂ）に示すマッチロジック機能回路は、複数の排他的ＮＯＲ（ＸＮＯＲ）ゲート３２１および１つのＡＮＤゲート３２３を含む。
【００２２】
このＣＡＭにおいては、すべての動作はクロックの立上がり端縁によって開始される。その後、セルフタイミング回路が、モデルグローバルデータ信号ｄｇｍの上方向の遷移に基づいて、数多くの動作を開始する。この遷移は、システムクロックの立上がり端縁に近接して続き、グローバルデータバス上のデータの遷移と以下のように一致する：
・ＳＥＡＲＣＨまたはＷＲＩＴＥ動作中、ワードスライスにおけるモデルグローバルデータ信号ｄｇｍの上方向の遷移が完了した場合、グローバルデータバス上のデータが有効であると保証され；
・ＲＥＡＤ動作中、モデルグローバルデータ信号ｄｇｍの上方向の遷移はグローバルデータバス上の実際の動作をモデル化することはないが、その下方向の遷移を、ＲＥＡＤ結果データの感知後に、データがワードスライスからデータ入出力回路へと駆動されるのと一致するようにすることができる。
【００２３】
セルフタイミング機能を行なうために、モデルグローバルデータ信号ｄｇｍは主に、他の２つの信号「ｃｄ」および「ｃａ」（これらを一次制御信号と呼ぶ）と相互作用する。これらの制御信号を組合せた状態は、それらが能動化する要素によって、メモリの選択された動作を一意的に決定する。すなわち：
・ｃｄは、比較基準をラッチするか、または、メモリに外部から与えられたデータを書込んで、データ入出力回路内のグローバルデータバスに対するトライステートドライバを能動化する。これらの機能は、ＳＥＡＲＣＨおよびＷＲＩＴＥ動作中に能動化される；
・ｃａは、ＷＲＩＴＥおよびＲＥＡＤ動作中にアドレスデコーダを能動化する。アドレスデコーダは：
・ｘ−デコードビットに基づいてメモリの行を選択し、かつ、
・ｚ−デコードビットに基づいて、メモリのワードスライスを選択する。
【００２４】
これら２つの信号ｃｄおよびｃａは、選択された動作を一意的に識別するのに必要とされる最小の数の信号である。他のすべての「二次」制御信号は、ｃｄおよびｃａを組合せることにより生成される。
【００２５】
この発明の範囲を限定するものではないが、実施の一形態において、二次制御信号は以下のものを含む：
・ｃｓ：ワードスライスの底部におけるグローバルデータバスからメモリコアセルへの、有効な比較基準データの上方向の駆動を能動化し、その後、ＳＥＡＲＣＨ動作における後続の事象を能動化する。ｃｓは、ｃｄとＮＯＴｃａとの論理的ＡＮＤである；
・ｃｗ：ＷＲＩＴＥ動作中、有効書込データの、ワードスライスの底部におけるグローバルデータバスからメモリコアセルへの上方向の駆動を能動化する。ｃｗは、ｃｄとｃａの論理的ＡＮＤである。
【００２６】
好ましい実施の形態においては、ｃｄおよびｃａの状態は、「ユーザ」または制御プロセッサによって外部から与えられる３つの独立しかつ互いに排他的なモード選択信号から、論理的に導出することが可能である。これらの信号は、ｓｓ、ｗｓ、およびｒｓであり、以下の表Ｉに示されるように機能する。
【００２７】
【表１】
【００２８】
動作が上の信号のうちの１つによって選択されると、ｃｄおよびｃａのうちの１つまたは両方の立上がり端縁が、システムクロックの立上がり端縁のすぐ後に続く。ｃｄおよびｃａの上記立上がり端縁は、モデルグローバルデータ信号ｄｇｍの立上がり端縁につながる。サイクルの活性部分の終端におけるモデルグローバルデータ信号ｄｇｍの立下がり端縁は、ｃｄおよびｃａの立下がり端縁につながり、結果としてセルフタイミングループができる。
【００２９】
メモリの状態の表現を維持するために、これらの信号ｃｄおよびｃａがラッチされる。
【００３０】
電力のメモリへの最初の印加（「電源投入」）の直後には、すべてのラッチは分からない状態にある。制御信号を記憶するラッチが、メモリがその状態から容易に公知の状態に遷移することができる状態に置かれるように電源投入されることは、極めて重要である。制御信号のラッチによって表すことの可能な状態の数、すなわち２L （ここでＬは上記ラッチの数である）が、有効な状態の数よりも大きい場合、電源投入されてメモリが無効な状態に設定されるおそれがある。メモリをこの状態から他の状態へと遷移させることは不可能であるかもしれず、また、そのような遷移は、複雑な電源投入検出回路によってのみ達成され得るかもしれない。これは、面積および設計の複雑さのいずれの観点からも、経費がかさむ。この発明においては、２L ＝４であり、上の表１に示したように、「なし」を含む、４つの可能なメモリの状態が存在する。
【００３１】
モデルグローバルデータ信号ｄｇｍもまたラッチされねばならない。その状態は、動作が活性であるかまたは完了したかのみを決定する。電源投入されて、モデルグローバルデータ信号ｄｇｍが論理ロー状態に設定されると、メモリは、動作を完了したかのように見え、ｃｄおよびｃａの電源投入時の状態に関係なく、次のクロックの立上がり端縁が印加されるまで不活性のままである。実際に、モデルグローバルデータ信号ｄｇｍのロー状態は、ｃｄおよびｃａをリセットする。
【００３２】
電源投入によりモデルグローバルデータ信号ｄｇｍが論理ハイ状態に設定されると、メモリは進行中の動作が存在するかのように処理を進める。動作の種類は、ｃｄおよびｃａの電源投入時の状態によって選択される。４つの可能性およびそれらの結果を以下の表ＩＩに示す。
【００３３】
【表２】
【００３４】
上の表は、このメモリが、それから有効な動作を開始することの可能な公知の状態へと遷移するのがいかに簡単であるかを示す。これは、ラッチされた制御信号の選択によって容易に行なわれるが、それらの制御信号の数は、メモリのすべての有効な状態を一意的に識別するのに十分大きい数であり、しかも、無効なメモリ状態を表わすことができないように十分小さい数である。
【００３５】
サイクルの活性部分の終了時のモデルグローバルデータ信号ｄｇｍの立下がり端縁が、ｃｄおよびｃａのうち１つまたは両方の立下がり端縁につながり（それらすべてはハイ状態である）、したがってセルフタイミングループを実現することは、先に説明した。
【００３６】
これを達成するために、ＣＡＭには、１動作につき１つの、３つの異なるモデル経路が設けられる。これらの各々の経路の目的は、動作の活性部分が完了するのに十分な時間が経過した後に、モデルグローバルデータ信号ｄｇｍの立下がり端縁を生じさせることである。この立下がり端縁はその後、ｃｄおよびｃａのラッチをリセットし、このリセットがさらに、アサートされたいかなる二次制御信号も、デアサートする。
【００３７】
モデル経路は以下のとおりである：
（ａ） ＲＥＡＤ
図４に、読出モデル経路を示す。図４を参照して、ワードスライス型アーキテクチャは、複数のワードスライス４１０を含み、これらの各々が同じ回路を有する。各ワードスライス４１０は、コアセル４１３のアレイ４１１およびセンス回路４１５を含む。１列内のセル４１３は、ビット線対４２１に接続される。センス回路４１５は、センスアンプ４３１と、ＯＲゲート４３３と、ＦＥＴ４３５とを含む。モデルグローバルデータライン４４２に接続されたコントローラ４４０は、イネーブル信号ｃａを、行デコーダ４４４およびワードスライスデコーダ４４６に与える。１行のセル４１３は、行デコーダ４４４に接続された対応のワード線ｗｌに接続される。ワードスライスデコーダ４４６は、センス制御信号を、センス回路４１５のセンスアンプ４３１に与える。各センス回路４１５のＦＥＴ４３５のドレインは、モデルグローバルデータライン４４２に接続される。
【００３８】
図４に示すＲＥＡＤループは、（イネーブル信号ｃａが与えられる）線から選択されたワードスライス４１０内の選択されたワード線ｗｌへ、ビット線対４２１へ、さらに活性化されたセンスアンプ４３１へと続く実際の経路を利用する。センスアンプ４３１は、実際のＲＥＡＤ動作の一部であるが、加えて、（両極性である）その出力は、ＯＲゲート４３３によって論理的にＯＲがとられ、その結果を使用して、ＦＥＴ４３５によってモデルグローバルデータライン４４２のプルダウンがゲート制御される。これにより、モデルグローバルデータ信号ｄｇｍの立下がり端縁は、センスアンプ４３１によって感知されたデータの極性とは無関係に、発生するようになる。
【００３９】
実際に選択されたワードスライスを通る経路を用いることにより、モデル経路はモデルグローバルデータライン４４２上で、実際のＲＥＡＤデータの遅延をほぼ正確にモデル化する。
【００４０】
（ｂ） ＷＲＩＴＥ
図５に、書込モデル経路を示す。ＣＡＭ内に書込まれた実際の記憶セルからタイミング情報を導出することは困難であるため、図５に示すＷＲＩＴＥ経路は、代わりに、メモリのまわりにループをつくるモデルｗｌを用いる。これは、バッファ４５１およびＦＥＴ４５３を介して、最終的に、モデルグローバルデータライン４４２を引下げる。モデルｗｌ上の負荷は、確実にモデルグローバルデータ信号ｄｇｍの立下がり端縁がＷＲＩＴＥの活性部分の完了の後に続くようにするのに十分である。
【００４１】
（ｃ） ＳＥＡＲＣＨ
図６に、サーチモデル経路を示す。図６に示すＳＥＡＲＣＨ経路は、以下のものを利用する：
・モデルワード４６０、これは、いずれの場合にも可能な限り最も遅い方法で、常に一致または常に不一致であるように結線される；
・このモデルワードからモデルグローバルデータラインプルダウン素子４６４への、ＳＥＡＲＣＨ結果エンコーダ４６２を介する経路、この経路の遅延は、エンコーダ４６２を通る実際のデータの遅延をモデル化する。
【００４２】
このモデル経路の設計は、種々の要因の中でもとりわけ、図３（Ａ）および図３（Ｂ）に示す択一例からのマッチロジック構成の選択に応じて変化する可能な限り最も遅いＳＥＡＲＣＨ結果をモデル化するように設計されねばならない。
【００４３】
ＷＲＩＴＥ経路およびＳＥＡＲＣＨ経路が活性化されると、アドレスまたはデータとは無関係に、モデルグローバルデータラインのプルダウンがもたらされるのに対し、ＲＥＡＤ経路の機能は、ｗｌを引上げかつセンスアンプを活性化するために、有効なｘアドレスおよび有効なｚアドレスが選択されることを必要とする。アドレス空間に空きがある（または２進でない）ためにこれが保証できない場合には、ＷＲＩＴＥ経路に似た技術が使用されてもよいが、その場合、遅延のモデル化の正確さは低下する。
【００４４】
性能評価のために、または、マージン不足の設計を訂正するために、サイクルの活性部分をセルフタイミング経路から得られるものよりも長くすることが望ましい場合がある。具体的に、モデルグローバルデータ信号ｄｇｍの立下がり端縁を、システムクロックの立下がり端縁で制御したい場合がある。これは、以下によって達成される：
・付加的な入力信号「ｓｔｏｖ」を与えて、この動作モードを選択する、
・ｓｔｏｖが論理ハイ状態にあるときに、ｓｔｏｖ＝１およびシステムクロックの立下がりの論理的組合せによって、モデルグローバルデータラインを引下げる、および、
・ｓｔｏｖ＝０の条件で、上述の（または他の実現され得る）ＲＥＡＤ、ＷＲＩＴＥ、およびＳＥＡＲＣＨのセルフタイミング経路において、モデルグローバルデータラインのプルダウンを行なう。
【００４５】
主要なモード制御入力ｓｓ、ｗｓ、およびｒｓに加えて、テストモード（「ｔｍ」）入力を設けて、ＣＡＭをスキャンテストに好適な状態に強制設定してもよい。もしＣＡＭが、ＷＲＩＴＥ動作中にＷＲＩＴＥデータＤがＲＥＡＤの出力Ｑへと伝搬するように設計されている場合（これを「ライトスルー」と呼ぶ）、スキャンチェーンは、図７に示すようにデータ入出力（Ｉ／Ｏ）回路内にマルチプレクサを含むことにより、かつ、ｔｍをアサートしてＣＡＭをＷＲＩＴＥ状態に強制設定する（ｔｍ＝１はｃａ＝ｃｄ＝１をもたらす）ことにより、実現することが可能である。図７において、各ビットに対する各Ｉ／Ｏ回路は、マルチプレクサ７１１およびラッチ７１３を含む。ラッチ７１３は、実際には、グローバルデータバス上に既に存在するラッチであってもよいが、そうでなくてもよい。制御信号ｔｍは、各マルチプレクサ７１１（ビットｉ）に送られる。各マルチプレクサ７１１は、下位ビット（ビットｉ−１）のＩ／Ｏ回路から「シリアルデータ」信号ビットを受取り、かつ、対応の入力データビットを受取る。多重化された出力ビット（ビットｉ）はラッチ７１３でラッチされ、ラッチ７１３は、シリアルデータ信号ビットを上位ビット（ビットｉ＋１）のマルチプレクサに与える。
【００４６】
この発明の範囲から離れることなく、
・モデルグローバルデータ信号ｄｇｍの遷移の方向、
・入力モード制御信号の数および機能、ならびに、
・ＳＥＡＲＣＨ結果エンコーダ、制御回路、およびデコーダの位置
等の、簡単な変更が当業者によってなされ得ることは、理解されるであろう。ただし、変更はこれらに限定されるものではない。
【図面の簡単な説明】
【図１】先行技術によるＣＡＭを示す図である。
【図２】この発明の実施の形態に従ったＣＡＭを示す図である。
【図３】（Ａ）および（Ｂ）は、ＣＡＭ内で使用される、ワードマッチロジック機能回路を示す図である。
【図４】読出モデル経路を示す図である。
【図５】書込モデル経路を示すである。
【図６】サーチモデル経路を示す図である。
【図７】ＣＡＭのデータ入出力回路内の、スキャン経路を示す図である。
【符号の説明】
１１０ セル
１１２ マッチライン
１１４ ビット線
２１１ グローバルデータバス
２１５ ワードスライス
４１０ ワードスライス
４１３ コアセル
４１５ センス回路
４２１ ビット線
４３１ センスアンプ
４４０ コントローラ
４４２ モデルグローバルデータライン
４４４ 行デコーダ
４４６ ワードスライスデコーダ
４６０ モデルワード
【技術分野】
この発明は、内容参照メモリ（ＣＡＭ）に、特に、ワードスライス型ＣＡＭに関する。
【０００２】
【背景情報】
内容参照メモリ（ＣＡＭ）は、データがその物理的位置ではなく、その内容に基づいて選択される、メモリである。この機能は、多くの用途に有益であり、特に、長い識別語から短めの語へとマッピングする目的で検索を行なう際に有益である。この動作は、非同期転送モード（ＡＴＭ）アドレス変換を含む、多くの電気通信機能において必要とされる。
【０００３】
米国特許番号第５，２８９，４０３号は、モデル列およびモデル行を使用してＣＡＭにセルフタイミングを与える技術を開示する。モデル列とモデル行との交点のビットは常に不一致であり、一方、その行内の他のすべてのセルは常に一致する。これにより、モデルマッチライン上で、可能な限り最も遅い不一致条件が生成される。その後この信号を使用して、後続の事象のタイミングをとりかつ他の全てのマッチラインの評価をするためのクロックが生成される。ワードスライス型構造、制御信号の生成、および電源投入に関しては、ここでは取扱われていない。
【０００４】
IEEE J. Solid-State Circuits, vol. 28, no. 3, pp. 222-232, March 1993 に記載の、「ＤＲＡＭおよびマルチポートＳＲＡＭの、１８０−ＭＨｚ ０．８−μｍ ＢｉＣＭＯＳモジュラメモリファミリー（“A 180-MHz 0.8-μm BiCMOS Modular Memory Family of DRAM and Multiport SRAM ”）」と題された、Ａ．Ｌ．シルバート（A. L. Silburt ）等による文献は、低電力およびデューティサイクルの独立性を達成するために、モデルセルフタイミング経路を用いる、モジュラ組込みメモリ設計について説明している。これらのモデル経路は、モデルデコーダと、モデル行と、モデル列とを含む。この文献では、ＣＡＭは取扱われていない。
【０００５】
米国特許番号第５，５９６，５３９号は、モデル行およびモデル列を用いる、Ａ．Ｌ．シルバート等によって説明されたものと同様の機構を開示する。ここでは、付加的なタイミングマージンを与えるためにモデルセンスアンプは不平衡にされる。ＣＡＭはやはり、取扱われていない。
【０００６】
Records IEEE International Workshop on Memory Technology, Design and Testing, pp.40-45, August 1994 に記載された、「非直観的ＢＩＳＴを備える高速組込みキャッシュ設計（“A High Speed Embedded Cache Design with Non-Intrusive BIST”）」と題された、Ｓ．コーナチュク（S. Kornachuk）等による文献は、可能な限り最も遅い方法で常に不一致であるモデルワードを含む、ＣＡＭ／ＲＡＭ組合せキャッシュのためのセルフタイミング経路を説明している。ワードスライス構造、制御信号の生成、および電源投入に関しては、やはり取扱われていない。
【０００７】
【発明の概要】
この発明の目的は、改良された内容参照メモリを提供することである。
【０００８】
この発明の一局面に従えば、任意の１ワードのすべてのビットが物理的に隣接した列内にあり、任意の１ビットに関連するすべての列が分散されるＣＡＭが提供される。
【０００９】
たとえば、このＣＡＭにおいて、列はワードスライス構造であり、隣接する列のグルーブは１ワードに関連し、それにより、多数のワードが自身の多数の行を占有する。この構造は、複数のワードスライスを含む。このＣＡＭはさらに、ワードスライスとデータ入出力回路との間でデータを伝達するグローバルデータバスを含んでもよい。このＣＡＭにおいては、ワードマッチロジックは局所化される。タイミング情報は、モデルグローバルデータ信号の形で、グローバルデータバス内で伝達される。
【００１０】
この発明の別の局面に従えば、２つの主要な制御信号がラッチされるＣＡＭが提供される。それらの信号の、可能なすべての組合せで、メモリの可能な３つの状態および不活性状態が表わされる。したがって、このメモリは電源投入されると、常に回復可能な状態となる。制御信号は、セルフタイミング経路内のモデルグローバルデータ信号と相互作用する。
【００１１】
【実施の形態】
ここで、この発明の実施の形態を、添付の図面を参照して例示することにより説明する。
【００１２】
Ｉ．先行技術
図１に、先行技術によるＣＡＭを示す。図１において、任意の１ワードに属するセル１１０は、論理ＮＯＲ態様でそのワードのマッチライン１１２に接続される。差分データのためのビット線対１１４は、入力データＤを受けてＣＡＭの内容をロードしかつ参照ワードをサーチする、参照ワード記憶およびビット線ドライバ１１６に接続される。アレイのコアセル１１０内に記憶されたデータは、ビット線１１４に参照ワードを与えることにより、サーチされる。サーチ動作において、差分データがビット線対１１４上でアサートされると、コアセル１１０は自身が記憶しているデータビットをその差分データ（参照データ、または単一ビットの比較基準としても知られる）と比較する。記憶したデータがその参照データと等しくない場合には、コアセル１１０は（論理ハイ状態にプリチャージされている）マッチライン１１２を、ロー状態に引下げる。記憶しているデータが参照データと等しい場合には、セル１１０はそれに接続されたマッチライン１１２に対して何ら影響を与えない。任意の１ワード内のすべてのコアセル１１０が同じようにマッチライン１１２に接続されているため、そのワード内に対応の参照ビットと等しくない（すなわち不一致である）ビットが１つでもあれば、マッチライン１１２はローに引下げられる。そのワード内のすべてのビットが参照データに等しい場合に限り、マッチライン１１２は論理ハイ状態に保たれる。
【００１３】
ＣＡＭは、サーチ動作の結果を表わす３つの出力を生成するエンコーダ１１８を含む。ｗ個のワードのうちいずれかが参照データに一致するデータを記憶している場合には、ヒット信号ｈｉｔが論理ハイ状態にアサートされる。この一致するワードの２進アドレスは符号化され、アドレス信号ｓａが出力される。複数のワードが参照データと一致している場合には、多重マッチ信号ｍｕｌｔが論理ハイ状態にアサートされる。
【００１４】
ＩＩ．実施の形態
ワードスライス型ＣＡＭのセルフタイミングを可能にする回路の設計を意図する。このようなＣＡＭは、複数のワードスライスとメモリの入出力回路との間でインタフェースをとるために、グローバルデータバスを必要とする。このセルフタイミング回路は：
・メモリに与えられるデータパターンにかかわらず、遷移の時間と方向とがわかっているモデルグローバルデータバス信号を使用しなければならない。ここで、モデルラインの負荷および遅延特性は、実際のグローバルデータバスラインのそれを近似する；
・どの様なランダムな電源投入条件も、メモリを回復不能な状態に置くことはないという点で、強固でなければならない；
・ ・電源投入の制約を受け、かつ
・モデルグローバルデータバスラインと相互作用する、
最小の数の信号でＲＥＡＤ（読出）、ＷＲＩＴＥ（書込）、およびＳＥＡＲＣＨ（サーチ）動作のタイミングを自身でとることができなければならない。
【００１５】
セルフタイミング
セルフタイミングとは、一般に、メモリが、与えられたシステムクロックの立上がり端縁のみに基づいて、自身のタイミング制御信号を内部で生成する機構である。内部の事象はその後、外部クロック端縁に依存することなく、遅延または電力を最小限に抑えるために、またはバスの競合を回避するために、最適な時点で開始することができる。システムクロックの立下がり端縁は通常、タイミングを自身でとるメモリのタイミングには何の役割も果たさないため、そのメモリの動作は、デューティサイクル独立型と呼ばれる。具体的には、そのメモリサイクルの活性部分の終了が、システムクロックの立下がり端縁によって起動されることはない。内部で生成されたタイミング信号を使用してこの終了が制御されるため、メモリ動作を完了するのに十分な時間が経過するように、しかし、電力消費を増加させる結果につながる不必要なマージンの浪費は避けることができるように、タイミングをとることができる。メモリの動作による実際の経路遅延が内部セルフタイミング経路内でモデル化される場合には、マージンを最小限に抑えることができ、そのセルフタイミング機構は、メモリ構成とともに調整が可能となる。
【００１６】
ワードスライスアーキテクチャ
ほとんどのメモリは、特にランダムアクセスメモリ（ＲＡＭ）は、ビットスライス型アーキテクチャを有する。すなわち、データワードの任意の１ビットに関連するすべての記憶セルは、連続して隣接する列内に位置付けられ、１ワードが、メモリの全幅にわたって分散される。この発明の一実施例に従ったＣＡＭには、これに代わるアーキテクチャが用いられる。このアーキテクチャにおいては、記憶された任意の１ワードのすべてのビットは連続して隣接する列内にあり、そのデータワードの任意の１ビットに関連する列は、メモリの全幅にわたって分散される。この後者のアーキテクチャが、ワードスライス型アーキテクチャと呼ばれる。
【００１７】
図２に示すワードスライス型アーキテクチャは、ワードマッチ動作を局在化させるが、そのためには、ｂビットの比較基準が何らかの方法で、複数のワードスライスに伝達されなければならない。この伝達を行なうのが、グローバルデータバスである。
【００１８】
このＣＡＭは、ＳＥＡＲＣＨ能力に加えて、ＲＥＡＤおよびＷＲＩＴＥ動作もまたサポートせねばならない。これらすべてに、グローバルデータバス２１１が用いられる。ＳＥＡＲＣＨおよびＷＲＩＴＥ動作においては、データは、入出力（Ｉ／Ｏ）回路から複数のワードスライス２１５の方向に伝搬される。ＲＥＡＤ動作については、データの伝搬の方向は、ワードスライスからデータ入出力回路２１３に向かう。
【００１９】
すべての動作がグローバルデータバスを用いるため、このバス内にタイミング情報を組込むと有利である。これは：
・グローバルデータバスが、タイミング情報を必要とする要素を物理的に接続するため、および
・このバスによって経路付けられるいかなるタイミング信号にも同じ負荷を容易に与えることができ、したがって、実際のデータの遷移に対しほぼ一致する遅延がもたらされるため、有益である。
【００２０】
このため、グローバルデータバスとともに物理的に経路付けられ、メモリのセルフタイミング機構の一部としてタイミング情報を搬送するモデルグローバルデータラインが設けられる（その上に、モデルグローバルデータ信号ｄｇｍが与えられる）。モデルグローバルデータラインは、与えられるデータのパターンにかかわらず、遷移の方向がわかっており、物理的に経路付けられかつ実際の負荷およびモデル負荷に接続されて、その遅延および遷移の時間が、実際のグローバルデータバス信号の遅延および遷移時間とほぼ一致するようにされる。
【００２１】
このＣＡＭにおいて、ワードの一致のためには、記憶されたワード内のすべてのビットが（「ドントケア」マスクは無視して）比較基準内のすべてのビットと厳密に一致しなければならない。これには、図３（Ａ）および図３（Ｂ）に示す、ワードベースの論理動作が必要であるが、これは、ワードスライス型アーキテクチャでは容易に実現される。図３（Ａ）に示すマッチロジック機能回路は、複数の排他的ＯＲ（ＸＯＲ）ゲート３１１および１つのＮＯＲゲート３１３を含む。図３（Ｂ）に示すマッチロジック機能回路は、複数の排他的ＮＯＲ（ＸＮＯＲ）ゲート３２１および１つのＡＮＤゲート３２３を含む。
【００２２】
このＣＡＭにおいては、すべての動作はクロックの立上がり端縁によって開始される。その後、セルフタイミング回路が、モデルグローバルデータ信号ｄｇｍの上方向の遷移に基づいて、数多くの動作を開始する。この遷移は、システムクロックの立上がり端縁に近接して続き、グローバルデータバス上のデータの遷移と以下のように一致する：
・ＳＥＡＲＣＨまたはＷＲＩＴＥ動作中、ワードスライスにおけるモデルグローバルデータ信号ｄｇｍの上方向の遷移が完了した場合、グローバルデータバス上のデータが有効であると保証され；
・ＲＥＡＤ動作中、モデルグローバルデータ信号ｄｇｍの上方向の遷移はグローバルデータバス上の実際の動作をモデル化することはないが、その下方向の遷移を、ＲＥＡＤ結果データの感知後に、データがワードスライスからデータ入出力回路へと駆動されるのと一致するようにすることができる。
【００２３】
セルフタイミング機能を行なうために、モデルグローバルデータ信号ｄｇｍは主に、他の２つの信号「ｃｄ」および「ｃａ」（これらを一次制御信号と呼ぶ）と相互作用する。これらの制御信号を組合せた状態は、それらが能動化する要素によって、メモリの選択された動作を一意的に決定する。すなわち：
・ｃｄは、比較基準をラッチするか、または、メモリに外部から与えられたデータを書込んで、データ入出力回路内のグローバルデータバスに対するトライステートドライバを能動化する。これらの機能は、ＳＥＡＲＣＨおよびＷＲＩＴＥ動作中に能動化される；
・ｃａは、ＷＲＩＴＥおよびＲＥＡＤ動作中にアドレスデコーダを能動化する。アドレスデコーダは：
・ｘ−デコードビットに基づいてメモリの行を選択し、かつ、
・ｚ−デコードビットに基づいて、メモリのワードスライスを選択する。
【００２４】
これら２つの信号ｃｄおよびｃａは、選択された動作を一意的に識別するのに必要とされる最小の数の信号である。他のすべての「二次」制御信号は、ｃｄおよびｃａを組合せることにより生成される。
【００２５】
この発明の範囲を限定するものではないが、実施の一形態において、二次制御信号は以下のものを含む：
・ｃｓ：ワードスライスの底部におけるグローバルデータバスからメモリコアセルへの、有効な比較基準データの上方向の駆動を能動化し、その後、ＳＥＡＲＣＨ動作における後続の事象を能動化する。ｃｓは、ｃｄとＮＯＴｃａとの論理的ＡＮＤである；
・ｃｗ：ＷＲＩＴＥ動作中、有効書込データの、ワードスライスの底部におけるグローバルデータバスからメモリコアセルへの上方向の駆動を能動化する。ｃｗは、ｃｄとｃａの論理的ＡＮＤである。
【００２６】
好ましい実施の形態においては、ｃｄおよびｃａの状態は、「ユーザ」または制御プロセッサによって外部から与えられる３つの独立しかつ互いに排他的なモード選択信号から、論理的に導出することが可能である。これらの信号は、ｓｓ、ｗｓ、およびｒｓであり、以下の表Ｉに示されるように機能する。
【００２７】
【表１】
動作が上の信号のうちの１つによって選択されると、ｃｄおよびｃａのうちの１つまたは両方の立上がり端縁が、システムクロックの立上がり端縁のすぐ後に続く。ｃｄおよびｃａの上記立上がり端縁は、モデルグローバルデータ信号ｄｇｍの立上がり端縁につながる。サイクルの活性部分の終端におけるモデルグローバルデータ信号ｄｇｍの立下がり端縁は、ｃｄおよびｃａの立下がり端縁につながり、結果としてセルフタイミングループができる。
【００２９】
メモリの状態の表現を維持するために、これらの信号ｃｄおよびｃａがラッチされる。
【００３０】
電力のメモリへの最初の印加（「電源投入」）の直後には、すべてのラッチは分からない状態にある。制御信号を記憶するラッチが、メモリがその状態から容易に公知の状態に遷移することができる状態に置かれるように電源投入されることは、極めて重要である。制御信号のラッチによって表すことの可能な状態の数、すなわち２L （ここでＬは上記ラッチの数である）が、有効な状態の数よりも大きい場合、電源投入されてメモリが無効な状態に設定されるおそれがある。メモリをこの状態から他の状態へと遷移させることは不可能であるかもしれず、また、そのような遷移は、複雑な電源投入検出回路によってのみ達成され得るかもしれない。これは、面積および設計の複雑さのいずれの観点からも、経費がかさむ。この発明においては、２L ＝４であり、上の表１に示したように、「なし」を含む、４つの可能なメモリの状態が存在する。
【００３１】
モデルグローバルデータ信号ｄｇｍもまたラッチされねばならない。その状態は、動作が活性であるかまたは完了したかのみを決定する。電源投入されて、モデルグローバルデータ信号ｄｇｍが論理ロー状態に設定されると、メモリは、動作を完了したかのように見え、ｃｄおよびｃａの電源投入時の状態に関係なく、次のクロックの立上がり端縁が印加されるまで不活性のままである。実際に、モデルグローバルデータ信号ｄｇｍのロー状態は、ｃｄおよびｃａをリセットする。
【００３２】
電源投入によりモデルグローバルデータ信号ｄｇｍが論理ハイ状態に設定されると、メモリは進行中の動作が存在するかのように処理を進める。動作の種類は、ｃｄおよびｃａの電源投入時の状態によって選択される。４つの可能性およびそれらの結果を以下の表ＩＩに示す。
【００３３】
【表２】
上の表は、このメモリが、それから有効な動作を開始することの可能な公知の状態へと遷移するのがいかに簡単であるかを示す。これは、ラッチされた制御信号の選択によって容易に行なわれるが、それらの制御信号の数は、メモリのすべての有効な状態を一意的に識別するのに十分大きい数であり、しかも、無効なメモリ状態を表わすことができないように十分小さい数である。
【００３５】
サイクルの活性部分の終了時のモデルグローバルデータ信号ｄｇｍの立下がり端縁が、ｃｄおよびｃａのうち１つまたは両方の立下がり端縁につながり（それらすべてはハイ状態である）、したがってセルフタイミングループを実現することは、先に説明した。
【００３６】
これを達成するために、ＣＡＭには、１動作につき１つの、３つの異なるモデル経路が設けられる。これらの各々の経路の目的は、動作の活性部分が完了するのに十分な時間が経過した後に、モデルグローバルデータ信号ｄｇｍの立下がり端縁を生じさせることである。この立下がり端縁はその後、ｃｄおよびｃａのラッチをリセットし、このリセットがさらに、アサートされたいかなる二次制御信号も、デアサートする。
【００３７】
モデル経路は以下のとおりである：
（ａ） ＲＥＡＤ
図４に、読出モデル経路を示す。図４を参照して、ワードスライス型アーキテクチャは、複数のワードスライス４１０を含み、これらの各々が同じ回路を有する。各ワードスライス４１０は、コアセル４１３のアレイ４１１およびセンス回路４１５を含む。１列内のセル４１３は、ビット線対４２１に接続される。センス回路４１５は、センスアンプ４３１と、ＯＲゲート４３３と、ＦＥＴ４３５とを含む。モデルグローバルデータライン４４２に接続されたコントローラ４４０は、イネーブル信号ｃａを、行デコーダ４４４およびワードスライスデコーダ４４６に与える。１行のセル４１３は、行デコーダ４４４に接続された対応のワード線ｗｌに接続される。ワードスライスデコーダ４４６は、センス制御信号を、センス回路４１５のセンスアンプ４３１に与える。各センス回路４１５のＦＥＴ４３５のドレインは、モデルグローバルデータライン４４２に接続される。
【００３８】
図４に示すＲＥＡＤループは、（イネーブル信号ｃａが与えられる）線から選択されたワードスライス４１０内の選択されたワード線ｗｌへ、ビット線対４２１へ、さらに活性化されたセンスアンプ４３１へと続く実際の経路を利用する。センスアンプ４３１は、実際のＲＥＡＤ動作の一部であるが、加えて、（両極性である）その出力は、ＯＲゲート４３３によって論理的にＯＲがとられ、その結果を使用して、ＦＥＴ４３５によってモデルグローバルデータライン４４２のプルダウンがゲート制御される。これにより、モデルグローバルデータ信号ｄｇｍの立下がり端縁は、センスアンプ４３１によって感知されたデータの極性とは無関係に、発生するようになる。
【００３９】
実際に選択されたワードスライスを通る経路を用いることにより、モデル経路はモデルグローバルデータライン４４２上で、実際のＲＥＡＤデータの遅延をほぼ正確にモデル化する。
【００４０】
（ｂ） ＷＲＩＴＥ
図５に、書込モデル経路を示す。ＣＡＭ内に書込まれた実際の記憶セルからタイミング情報を導出することは困難であるため、図５に示すＷＲＩＴＥ経路は、代わりに、メモリのまわりにループをつくるモデルｗｌを用いる。これは、バッファ４５１およびＦＥＴ４５３を介して、最終的に、モデルグローバルデータライン４４２を引下げる。モデルｗｌ上の負荷は、確実にモデルグローバルデータ信号ｄｇｍの立下がり端縁がＷＲＩＴＥの活性部分の完了の後に続くようにするのに十分である。
【００４１】
（ｃ） ＳＥＡＲＣＨ
図６に、サーチモデル経路を示す。図６に示すＳＥＡＲＣＨ経路は、以下のものを利用する：
・モデルワード４６０、これは、いずれの場合にも可能な限り最も遅い方法で、常に一致または常に不一致であるように結線される；
・このモデルワードからモデルグローバルデータラインプルダウン素子４６４への、ＳＥＡＲＣＨ結果エンコーダ４６２を介する経路、この経路の遅延は、エンコーダ４６２を通る実際のデータの遅延をモデル化する。
【００４２】
このモデル経路の設計は、種々の要因の中でもとりわけ、図３（Ａ）および図３（Ｂ）に示す択一例からのマッチロジック構成の選択に応じて変化する可能な限り最も遅いＳＥＡＲＣＨ結果をモデル化するように設計されねばならない。
【００４３】
ＷＲＩＴＥ経路およびＳＥＡＲＣＨ経路が活性化されると、アドレスまたはデータとは無関係に、モデルグローバルデータラインのプルダウンがもたらされるのに対し、ＲＥＡＤ経路の機能は、ｗｌを引上げかつセンスアンプを活性化するために、有効なｘアドレスおよび有効なｚアドレスが選択されることを必要とする。アドレス空間に空きがある（または２進でない）ためにこれが保証できない場合には、ＷＲＩＴＥ経路に似た技術が使用されてもよいが、その場合、遅延のモデル化の正確さは低下する。
【００４４】
性能評価のために、または、マージン不足の設計を訂正するために、サイクルの活性部分をセルフタイミング経路から得られるものよりも長くすることが望ましい場合がある。具体的に、モデルグローバルデータ信号ｄｇｍの立下がり端縁を、システムクロックの立下がり端縁で制御したい場合がある。これは、以下によって達成される：
・付加的な入力信号「ｓｔｏｖ」を与えて、この動作モードを選択する、
・ｓｔｏｖが論理ハイ状態にあるときに、ｓｔｏｖ＝１およびシステムクロックの立下がりの論理的組合せによって、モデルグローバルデータラインを引下げる、および、
・ｓｔｏｖ＝０の条件で、上述の（または他の実現され得る）ＲＥＡＤ、ＷＲＩＴＥ、およびＳＥＡＲＣＨのセルフタイミング経路において、モデルグローバルデータラインのプルダウンを行なう。
【００４５】
主要なモード制御入力ｓｓ、ｗｓ、およびｒｓに加えて、テストモード（「ｔｍ」）入力を設けて、ＣＡＭをスキャンテストに好適な状態に強制設定してもよい。もしＣＡＭが、ＷＲＩＴＥ動作中にＷＲＩＴＥデータＤがＲＥＡＤの出力Ｑへと伝搬するように設計されている場合（これを「ライトスルー」と呼ぶ）、スキャンチェーンは、図７に示すようにデータ入出力（Ｉ／Ｏ）回路内にマルチプレクサを含むことにより、かつ、ｔｍをアサートしてＣＡＭをＷＲＩＴＥ状態に強制設定する（ｔｍ＝１はｃａ＝ｃｄ＝１をもたらす）ことにより、実現することが可能である。図７において、各ビットに対する各Ｉ／Ｏ回路は、マルチプレクサ７１１およびラッチ７１３を含む。ラッチ７１３は、実際には、グローバルデータバス上に既に存在するラッチであってもよいが、そうでなくてもよい。制御信号ｔｍは、各マルチプレクサ７１１（ビットｉ）に送られる。各マルチプレクサ７１１は、下位ビット（ビットｉ−１）のＩ／Ｏ回路から「シリアルデータ」信号ビットを受取り、かつ、対応の入力データビットを受取る。多重化された出力ビット（ビットｉ）はラッチ７１３でラッチされ、ラッチ７１３は、シリアルデータ信号ビットを上位ビット（ビットｉ＋１）のマルチプレクサに与える。
【００４６】
この発明の範囲から離れることなく、
・モデルグローバルデータ信号ｄｇｍの遷移の方向、
・入力モード制御信号の数および機能、ならびに、
・ＳＥＡＲＣＨ結果エンコーダ、制御回路、およびデコーダの位置
等の、簡単な変更が当業者によってなされ得ることは、理解されるであろう。ただし、変更はこれらに限定されるものではない。
【図面の簡単な説明】
【図１】先行技術によるＣＡＭを示す図である。
【図２】この発明の実施の形態に従ったＣＡＭを示す図である。
【図３】（Ａ）および（Ｂ）は、ＣＡＭ内で使用される、ワードマッチロジック機能回路を示す図である。
【図４】読出モデル経路を示す図である。
【図５】書込モデル経路を示すである。
【図６】サーチモデル経路を示す図である。
【図７】ＣＡＭのデータ入出力回路内の、スキャン経路を示す図である。
【符号の説明】
１１０ セル
１１２ マッチライン
１１４ ビット線
２１１ グローバルデータバス
２１５ ワードスライス
４１０ ワードスライス
４１３ コアセル
４１５ センス回路
４２１ ビット線
４３１ センスアンプ
４４０ コントローラ
４４２ モデルグローバルデータライン
４４４ 行デコーダ
４４６ ワードスライスデコーダ
４６０ モデルワード
Claims (4)
- 任意のワードのすべてのビットが物理的に隣接する列にありかつ任意のビットに関連するすべての列が分散されて隣接せず、隣接する列のグループが１ワードに関連し、複数のワードが自身の複数の行を占有する、ワードスライス型アーキテクチャを有する内容参照メモリであって、
前記ワードスライスとデータ入出力回路との間でデータを搬送するグローバルデータバスと、
前記グローバルデータバスと物理的に一体化されたモデルグローバルデータ信号とを含み、
前記モデルグローバルデータ信号は同じ実際のおよびモデルの負荷、ならびに同じ配置を有し、それにより、前記グローバルデータバスの遅延をモデル化し、
前記モデルグローバルデータ信号の遷移の方向は既知であり、その遷移の時間は前記グローバルデータバスが遷移を有する瞬間に対応し、
前記モデルグローバルデータ信号は、前記グローバルデータバス上のデータの有効性を保証する目的で、回路要素によってタイミング情報のソースとして使用され、
前記モデルグローバルデータ信号は、前記グローバルデータバスを用いるすべてのメモリ動作に対するセルフタイミングループ内の要素であり、
前記メモリには実際に３つのセルフタイミングループが存在し、
前記内容参照メモリは、読出、書込およびサーチの３つの機能に関連したセルフタイミングループを実行するように構成された回路を含む、内容参照メモリ。 - セルフタイミングループは読出動作に関連して、メモリ制御回路から選択されたワードスライス内の選択されたワード線、ビット線対、および活性化されたセンスアンプへとつながる実際の経路を利用し、前記センスアンプは、前記実際の読出動作の一部であり、かつ加えて、その出力の極性は論理的にＯＲがとられ、その結果を使用してモデルグローバルデータ信号のプルダウンがゲート制御され、それにより、前記モデルグローバルデータ信号の立下がり端縁が前記アンプによって感知された前記データの極性と無関係に発生するようにされる、請求項１に記載の内容参照メモリ。
- セルフタイミングループは、モデルワード線を用いる書込動作に関連し、これは１以上の端部上で前記メモリをまわるループを作り、その後前記ループは、前記モデルグローバルデータ信号を引下げ、前記モデルワード線上の負荷は、前記モデルグローバルデータ信号上の立下がり端縁が確実に前記書込の活性部分の完了に続くのに十分である、請求項１に記載の内容参照メモリ。
- セルフタイミングループは、（ａ）いずれの場合にも可能な限り最も遅い方法で常に一致または常に不一致であるように結線されるモデルワードと、（ｂ）このモデルワードからモデルグローバルデータ信号プルダウン装置へのサーチ結果エンコーダを介する経路とを利用するサーチ動作に関連し、前記経路は、前記エンコーダを通じる実際のデータの遅延をモデル化する遅延を有し、このモデル経路の設計は、それが可能な限り最も遅いサーチ結果をモデル化するようにされる、請求項１に記載の内容参照メモリ。
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