KR100553632B1

KR100553632B1 - 컨텐트주소지정가능메모리

Info

Publication number: KR100553632B1
Application number: KR1019980036256A
Authority: KR
Inventors: 케네스 제임스 슐츠; 파하드 샤파이; 가넷 프레데릭 랜달 깁슨
Original assignee: 노오텔 네트웍스 리미티드
Priority date: 1997-09-04
Filing date: 1998-09-03
Publication date: 2006-04-21
Also published as: EP0901130B1; JPH1196773A; EP0901130A2; US5943252A; JP4603103B2; DE69817955D1; DE69817955T2; KR19990029488A; EP0901130A3

Abstract

본 발명의 컨텐트 주소 지정 가능 메모리는, 워드 매치 논리를 국부화시키기 위한 워드 슬라이스 구조, 및 메모리 입력/출력 회로와 복수의 워드 슬라이스 사이에서 데이타를 반송시키는 글로벌 데이타 버스를 채용하고 있다. 타이밍 정보는 모델 글로벌 데이타 신호의 형태로 글로벌 데이타 버스 내에 제공된다. 이 신호는 메모리를 자기 타이밍시키는 2개의 주 제어 신호와 상호작용한다. 모든 가능한 메모리 상태가 유일하게 표현되지만, 메모리가 무효 또는 회복할 수 없는 상태에서 파워업할 수 없도록 다수의 주 제어 신호가 존재한다. 3개의 모델 타이밍 경로가 실제 동작, 즉 판독, 기입, 및 탐색 각각을 위한 동작의 지연과 자기 타이밍 루프의 지연을 매치시키는데 사용된다.

Description

컨텐트 주소 지정 가능 메모리{CONTENT ADDRESSABLE MEMORY}

본 발명은 컨텐트 주소 지정 가능 메모리(CAM : content addressable memory), 특히 워드 슬라이스된 CAM(word-sliced CAM)에 관한 것이다.

컨텐트 주소 지정 가능 메모리는 데이타가 그 물리적인 위치가 아닌 그 내용을 기초로 하여 선택되는 메모리이다. 이러한 기능은 수많은 응용 분야, 특히 긴 식별 워드(long identfication word)로부터 보다 단축된 워드로 맵핑할 목적으로 룩업(look-up)을 수행할 시에 유용하다. 이러한 작업은 비동기 전송 모드(ATM) 어드레스 변환을 포함하는 수 많은 전자 통신 기능들에 요구된다.

1994. 2. 22에 J.D. Yetter에게 허여된 미국 특허 제 5,289,403호는 모델 열 및 모델 행을 사용하여 자기 타이밍(self-timing)을 CAM에 제공하는 기술을 개시하고 있다. 그 행 내의 모든 다른 셀들이 항상 매칭하는 동안, 모델 열과 모델 행의 교차점에서의 비트는 항상 미싱(missing)하고, 이는 모델 매치 라인 상에 가장 느린 미스매치 가능 상태를 생성한다. 다음에, 이러한 신호는 다음의 이벤트의 타이밍과, 모든 다른 매치 라인들의 식별을 위한 클럭을 생성하는데 사용된다. 워드 슬라이스 구조, 제어 신호 발생, 및 파워업(power-up) 문제는 처리되지 않는다.

제목이 "A 180-MHz 0.8-um BiCMOS Modular Memory Family of DRAM and Multiport SRAM"(IEEE J. Solid-State Circuits, vol. 28, no.3, pp. 222-232, 1993년 3월)인 A.L. Silburt 등에 의한 논문은 저전력 및 듀티 싸이클 종속성을 달성하는 모델 자기 타이밍 경로를 사용한 모듈러 내장 메모리 설계(modular embedded memory design)를 설명하고 있다. 이러한 모델 경로는 모델 디코더, 모델 행, 및 모델 열을 포함한다. CAM은 이 논문에서 다루어지지 않았다.

R.H. Passow 등에게 허여된 미국 특허 제 5,596,539호는 모델 행과 모델 열을 채용한 A.L. Silburt 등에 의한 것과 유사한 매카니즘을 개시하고 있다. 모델 센스 증폭기는 추가 타이밍 마진을 제공하도록 불평형화된다. 이 역시, CAM은 다루어지지 않았다.

제목이 "A High Speed Embedded Cache Design with Non-Intrusive BIST"(Records IEEE International Workshop on Memory Technology, Design and Testing, pp. 40-45, 1994년 4월)인 S.Kornachuk 등에 의한 논문은 가능한 가장 느린 방법으로 항상 미싱하는 모델 워드를 포함하고 있는 조합 CAM/RAM 캐시를 위한 자기 타이밍 경로를 설명하고 있다. 워드 슬라이스된 구조, 제어 신호 발생, 및 파워업 문제는 다루어지지 않는다.

본 발명의 목적은 향상된 컨텐트 주소 지정 가능 메모리를 제공하는 것이다.

본 발명의 한 특징에 따르면, 주어진 워드의 모든 비트들은 물리적으로 인접한 열들 내에 있으며, 주어진 비트와 연관된 모든 열들이 분산되어 있다.

예를 들어, CAM에서, 열들은 워드 슬라이스된 구조로 이루어지고, 인접한 열들의 그룹은 워드와 연관되어 다수의 워드들이 그 다수의 행들을 점유하게 된다. 상기 구조는 복수의 워드 슬라이스를 포함한다. CAM은 데이타를 워드 슬라이스들과 데이타 입력/출력 회로 사이에서 반송하는 글로벌 데이타 버스를 더 포함할 수 있다. CAM에서, 워드 매치 논리는 국부화(localizing)된다. 타이밍 정보는 모델 글로벌 데이타 신호의 형태로 글로벌 데이타 버스 내에서 반송된다.

본 발명의 또 다른 특징에 따르면, 2개의 주 제어 신호가 래치되는 CAM이 제공된다. 신호들의 가능한 모든 조합에서는 메모리의 3개의 가능한 상태뿐 아니라, 비활성 상태(inactive state)도 나타낸다. 그러므로, 메모리는 항상 회복 가능한 상태로 파워업시킬 것이다. 제어 신호는 자기 타이밍 경로 내의 모델 글로벌 데이타 신호와 상호작용한다.

1. 종래 기술

종래 기술의 CAM을 도시한 도 1을 참조하면, 주어진 워드에 속하는 셀들(110)이 논리 NOR 형태로 그 워드의 매치 라인(112)에 접속된다. 미분 데이타를 위한 한 쌍의 비트 라인(114)이 CAM의 컨텐츠 로딩 및 탐색 기준 워드를 위한 입력 데이타 D를 수신하는 기준 워드 기억 장치(storage) 및 비트 라인 구동기(116)에 접속된다. 어레이의 코어 셀들(110)에 저장되어 있는 데이타는 비트 라인들(114) 상에 기준 전압을 인가함으로써 탐색된다. 미분 데이타가 탐색 동작에서 한 쌍의 비트 라인들(114) 상에 나타날 때, 코어 셀(110)은 그 저장된 데이타를 미분 데이타(기준 데이타, 또는 단일 비트의 피비교수(comparand)로도 알려짐)와 비교한다. 저장된 데이타가 기준 데이타와 동일하지 않을 경우, 코어 셀(110)은 매치 라인(112)(논리 하이 상태로 프리차징되어 있음)을 로우 상태로 풀 다운(pull down)시킨다. 저장된 데이터가 기준 데이터와 동일하면, 셀(110)은 그것이 접속되어 있는 매치 라인(112) 상에 영향을 주지 않는다. 주어진 워드 내의 모든 b 코어 셀들(110)은 동일한 방식으로 매치 라인(112)에 접속되기 때문에, 매치 라인(112)은 만일 그 워드 내의 임의의 비트가 대응하는 기준 비트와 동일하지 않다면(미스매치 한다면) 로우 상태로 될 것이다. 단지 그 워드 내의 모든 비트들이 기준 데이타와 동일할 경우에만 매치 라인(112)이 논리 하이 상태를 유지한다.

CAM은 탐색 동작의 결과를 나타내는 3개의 출력을 생성하는 인코더(118)를 포함한다. 히트 신호(hit)는 임의의 w개의 워드가 기준 데이타와 매칭된 데이타를 저장하고 있다면 논리 하이 상태를 나타낼 것이다. 이러한 매칭 워드의 2진 어드레스가 엔코딩되어 어드레스 신호(sa)가 제공된다. 복수의 워드가 기준 데이타에 매칭된 경우에, 멀티 매치 신호(mult)는 논리 하이 상태를 나타낸다.

2. 실시예

워드 슬라이스된 CAM의 자기 타이밍을 가능하게 하는 회로 설계를 의도로 한다. 이러한 CAM은 복수의 워드 슬라이스와 메모리의 입력/출력 회로 사이의 인터페이싱을 위한 글로벌 데이타 버스를 필요로 한다. 이러한 자기 타이밍 회로는,

·메모리에 인가되는 데이타 패턴에 독립적인 공지된 천이 시간 및 방향을 갖는 모델 글로벌 데이타 버스 신호를 사용하고, 여기서 모델 라인의 로드(load) 및 지연 성능은 실제 글로벌 데이타 버스 라인과 매우 유사하며,

·랜덤 파워업 조건이 회복할 수 없는 상태의 메모리에 없다는 점에서 강하고,

·파워업이 억제되고, 모델 글로벌 데이타 버스 라인과 상호 작용하는 최소 수의 신호들을 사용하여 자기 타이밍 READ, WRITE, 및 SEARCH 동작을 할 수 있어야 한다.

(자기 타이밍(self-timing))

일반적으로, 자기 타이밍은 인가된 시스템 클럭의 상승 에지만을 기초로 하여, 그 자신의 타이밍 제어 신호를 내부적으로 생성하는 매카니즘이다. 그러면, 외부 클럭 에지에 의존하지 않으면서, 지연 또는 전력을 최소화하거나, 버스 경합을 방지하기 위해, 내부 이벤트가 최적의 순간에 초기화될 수 있다. 시스템 클럭의 하강 에지는 통상적으로 자기 타이밍된 메모리의 타이밍 시에 아무 역할도 하지 않기 때문에, 메모리의 동작은 듀티 싸이클에 독립적이게 된다. 특히, 메모리 싸이클의 활성 부분의 종료는 시스템 클럭의 하강 에지에 의해 초기화되지 않는다. 내부적으로 발생된 타이밍 신호가 이러한 종료를 제어하는데 사용되기 때문에, 메모리 동작의 완료를 위해 충분한 시간이 경과되도록 타이밍될 수 있으나, 불필요한 낭비되는 마진이 없게 되는데, 만약 이 마진이 없다면 전력 소비가 증가할 것이다. 메모리의 동작으로부터의 실제 경로 지연이 내부 자기 타이밍 경로에서 모델링되는 경우에, 마진은 최소화될 수 있고, 자기 타이밍 메카니즘은 메모리 구성과 함께 규모화 가능하다.

(워드 슬라이스 구조(word-slice Architecture))

대부분의 메모리, 특히 랜덤 억세스 메모리(RAM)는 비트 슬라이스된 구조를 갖는데, 이는 데이타 워드의 주어진 비트와 연관된 모든 저장 셀들이 연속적으로 인접하는 열 내에 배치되고, 워드가 메모리의 전체 폭에 걸쳐 분산되는 것을 의미한다. 본 발명의 실시예에 따른 CAM에 채용된 다른 구조는 주어진 저장되어 있는 워드의 모든 비트가 연속적으로 인접하는 열 내에 있으며, 데이타 워드의 주어진 비트와 연관된 열들이 메모리의 전체 폭에 걸쳐 분산되는 구조이다. 후자의 구조는 워드 슬라이스된 구조라 지칭된다.

도 2에 도시된, 워드 슬라이스된 구조는 워드 매치 동작을 국부화시키지만, 피비교수의 b 비트가 복수의 워드 슬라이스들에 어떻게 해서든 반송되어야 하며, 이러한 반송은 글로벌 데이타 버스로 이루어진다.

SEARCH(탐색) 능력에 추가하여, CAM은 또한 READ(판독) 및 WRITE(기입) 동작을 지원하여야 한다. 이들 모두는 글로벌 데이타 버스(211)를 사용한다. 탐색 및 기입 동작에서, 데이타 전달의 방향은 입력/출력(I/O) 회로로부터 복수의 워드 슬라이스(215)로의 방향이다. 판독 동작에서는, 데이타 전달의 방향이 워드 슬라이스로부터 데이타 입력/출력 회로(213)로의 방향이다.

모든 동작들은 글로벌 데이타 버스를 사용하기 때문에, 상기 버스 내에 타이밍 정보가 내장되는 것이 유리하다. 이는,

·글로벌 데이타 버스가 물리적으로 타이밍 정보를 필요로 하는 소자에 접속되고,

·버스와 함께 라우팅되는 임의의 타이밍 신호가 용이하게 동일한 로드를 제공할 수 있어, 실제 데이타 천이와 함께 지연의 폐쇄 매칭을 발생시키기 때문에 유리하다.

그러므로, 글로벌 데이타 버스와 함께 물리적으로 라우팅되는 모델 글로벌 데이타 라인(모델 글로벌 데이타 신호(dgm)가 나타남)이 제공되며, 메모리의 자기 타이밍 매카니즘 중 일부로서 타이밍 정보를 반송한다. 모델 글로벌 데이타 라인은 인가된 데이타 패턴에 독립적인 천이 방향으로 공지되어 있으며, 그 지연 및 천이 시간이 실제 글로벌 데이타 버스 신호들에 매우 가깝도록 실제 및 모델 로드에 물리적으로 라우팅되고 접속된다.

CAM에서, 워드 매치는 저장된 워드 내의 모든 비트들이 피비교수의 모든 비트들과 정확하게 매칭("돈 캐어(don't care)"마스크 무시)하는 것을 요구한다. 이는 도 3a 및 3b에 도시된 바와 같이 워드 기반의 논리 동작을 요구하며, 워드 슬라이스 구조로 용이하게 구현된다. 도 3a에 도시된 매치 논리 기능 회로는 복수의 배타적 OR(NOR) 게이트(311) 및 NOR 게이트(313)를 포함한다. 도 3b에 도시된 매치 논리 기능 회로는 복수의 배타적 NOR(XNOR) 게이트(321) 및 AND 게이트(323)를 포함한다.

CAM에서, 모든 동작은 상승 클럭 에지에 의해 초기화된다. 이후에, 자기 타이밍 회로는 시스템 클럭의 상승 에지를 밀접하게 따르며, 글로벌 데이타 버스 상의 데이타 천이와 일치하는 모델 글로벌 데이타 신호(dgm)의 상향 천이(upwards transiton)를 기초로 하여 수많은 동작을 초기화시켜,

·탐색 또는 기입 동안, 상향 천이가 워드 슬라이스의 모델 글로벌 데이타 신호(dgm) 상에서 완료될 때, 글로벌 데이타 버스 상의 데이타는 유효하도록 보장되고,

·판독 동안, 모델 글로벌 데이타 신호(dgm)의 상향 천이가 글로벌 데이타 버스의 임의의 실제 동작을 모델링하지 않지만, 그 하향 천이는 판독 결과 데이타의 센싱(sensing) 후에 워드 슬라이스로부터 데이타 입력/출력 회로 밖으로 유도되는 데이타와 일치하게 될 수 있다.

·자기 타이밍 기능을 수행하기 위해, 모델 글로벌 데이타 신호(dgm)는 주로 2개의 다른 신호와 상호작용을 하는데, 이는 주 제어 신호 "cd" 및 "ca"로서 지칭된다. 이러한 제어 신호들의 조합된 상태는 그들이 인에이블하는 성분들

·cd : 외부적으로 메모리에 인가되는 피비교수 또는 기입 데이타를 래치(latch)하고, 데이타 입력/출력 회로의 글로벌 데이타 버스로 3 상태 구동기를 인에이블(enable)시키고, 이러한 기능들이 탐색 및 기입 동작 동안에 인에이블됨,

·ca : x 디코드 비트들을 기초로 하여 메모리의 행들 중에서 선택하고, z 디코드 비트를 기초로 하여 메모리의 워드 슬라이스들 중에서 선택하는 기입 및 판독 동작 동안에 어드레스 디코더를 인에이블함,

을 통해 메모리의 선택된 동작을 유일하게 결정한다.

2개의 신호들(cd 및 ca)은 선택된 동작을 유일하게 식별하도록 요구되는 최소 수로 이루어진다. 모든 다른 "부(minor)" 제어 신호들은 cd 및 ca로부터 조합적으로 생성된다.

본 발명의 범위를 제한하는 것은 아닌, 한 실시예에서, 부 제어 신호는,

·cs : 워드 슬라이스의 하부에서의 글로벌 데이타 버스로부터 메모리 셀로의 상향 유효 피비교수 데이타의 구동을 인에이블하고, 이후에 탐색 동작의 후속 이벤트를 간접적으로 인에이블하며, cs는 논리적으로 cd와 NOT ca의 AND임.

·cw : 기입 동안에 워드 슬라이스의 하부에서의 글로벌 데이타 버스로부터 메모리 코어 셀들로의 상향 유효 기입 데이타의 구동을 인에이블하며, cw는 논리적으로 cd와 ca의 AND임.

를 포함한다.

바람직한 실시예에서, cd 및 ca의 상태는 "사용자" 또는 프로세서 제어에 의해 외부적으로 인가되는 3개의 독립적이고 상호 배타적인 선택 신호로부터 논리적으로 유도될 수 있다. 3개의 신호는 ss, ws, 및 rs이며, 다음과 같은 기능을 한다.

ss	ws	rs	cd	ca	동작
0	0	0	0	0	없음
1	0	0	1	0	탐색
0	1	0	1	1	기입
0	0	1	0	1	판독

동작이 상기 신호들 중 하나에 의해 선택될 때, cd 및 ca 중 하나 또는 양자 모두는 시스템 클럭의 상승 에지를 밀접하게 따른다. cd 및 ca의 상기 상승 에지는 모델 글로벌 데이타 신호(dgm)의 상승 에지로 향한다. 싸이클의 활성 부분의 말단에서, 모델 글로벌 데이타 신호(dgm)의 하강 에지는 cd 및 ca의 하강 에지로 향하여, 자기 타이밍 루프를 발생한다.

메모리의 상태의 표시를 유지하기 위해, 신호들(cd 및 ca)은 래치된다.

즉시 메모리에 전력의 초기 인가가 후속하여("파워업"), 모든 래치들은 미공지 상태(unknown state)에 있게 된다. 메모리가 공지 상태(known state)로 용이하게 천이될 수 있는 상태에 있도록 제어 신호를 저장하는 래치들이 파워업하는 것이 중요하다. L이 상기 래치의 수일 때, 2^L인, 제어 신로 래치들에 의해 표시되는 가능한 상태수가 유효 상태의 수보다 크면, 메모리는 무효 상태로 파워업할 수 있다. 이 상태로부터 메모리를 천이시키는 것은 불가능할 수 있고, 또는 면적과 설계 복잡도 양면에서 오버헤드(overhead)를 구성하는 복합 파워업 검출 회로에 의해서만 달성될 수 있다. 본 발명에서는, 2^L=4, 즉 상기 도표에 표시된 바와 같이 "없음(none)"을 포함하는 4가지 가능한 메모리 상태가 있다.

또한, 모델 글로벌 데이타 신호(dgm)가 래치되어야 한다. 그 상태는 동작이 활성중인지 완료하였지만을 판정한다. 만일 모델 글로벌 데이타 신호(dgm)가 논리 로우 상태로 파워업하였다면, 메모리는 마치 동작을 종료한 것과 같이 나타나고, cd 및 ca의 파워 업 상태에 관계없이, 다음 상승 클록 에지가 인가될 때까지 비활성으로 남아있을 것이다. 사실, 모델 글로벌 데이터 신호 dgm에서의 로우 상태는 cd 및 ca를 리셋시킨다.

모델 글로벌 데이터 신호 dgm이 논리 하이 상태로 파워업하면, 메모리는 진행 동작(ongoing operation)이 있는 것과 같이 진행할 것이다. 동작의 형태는 cd 및 ca의 파워업 상태에 의해 선택된다. 4가지 가능성 및 결과는 다음과 같다.

cd	ca	결과
0	0	활성 상태인 제어 신호가 없지만, dgm=1로 인해, 자기 타이밍회로가 적절한 싸이클을 수행하도록 준비되지 않는다. 임의의 동작 중 하나의 "더미(dummy)" 싸이클이 메모리를 리셋시키도록 수행되어야 한다. 이 더미 싸이클에 후속하여, 유효 싸이클이 적절한 제어 및 자기 타이밍 신호 천이로 초기화될 수 있다.
0	1	판독이 진행중이다. 무효 결과(invalid result)로 완료되면, 메모리는 유효 싸이클 동안 준비되는 유효 상태로 리셋시킬 것이다.
1	1	탐색이 진행중이다. 무효 결과로 완료되면, 메모리는 그 자신을 유효 싸이클을 위해 준비되는 유효 상태로 그 자신을 리셋시킬 것이다.
1	1	기입이 진행중이다. 완료되면, 메모리는 유효 싸이클 동안 준비되는 유효 상태로 그 자신을 리셋시킬 것이다.

상기 도표는 유효 동작이 초기화될 수 있는 공지 상태로 메모리를 용이하게 천이시킬 수 있음을 나타내고 있다. 이는 메모리의 모든 유효 상태들을 유일하게 식별할 수 있는 충분히 큰 수이지만, 무효 메모리 상태를 나타낼 수 없도록 충분히 작은 수인 래치된 제어 신호들의 선택에 의해 용이하게 된다.

싸이클의 활성 부분의 결정시에, 모델 글로벌 데이타 신호(dgm)의 하강 에지는 cd 및 ca(모두 하이 상태임) 중 하나 또는 양자 모두의 하강 에지를 향함으로써, 자기 타이밍 루프를 실현한다.

이를 달성하기 위해, 3가지 상이한 모델 경로가 동작 당 하나씩 CAM 내에 제공된다. 상기 경로들 각각의 목적은 동작의 활성 부분이 완료되기 위한 충분한 시간이 경과된 후 모델 글로벌 데이타 신호(dgm) 상의 하강 에지를 발생시키는 것이다. 이러한 하강 에지는 결과적으로 cd 및 ca 래치를 리셋시키며, 이러한 리셋은 또한 임의의 발생된 부 제어 신호들이 발생하지 않도록 한다.

모델 경로는 다음과 같다.

(a) 판독

도 4는 판독 모델 경로를 도시하고 있다. 도 4를 참조하면, 워드 슬라이스된 구조는 복수의 워드 슬라이스(410)를 포함하며, 이들 각각은 동일한 회로를 갖는다. 각각의 워드 슬라이스(410)는 코어 셀들(413)의 어레이(411) 및 센스 회로(415)를 포함한다. 하나의 열의 셀들(413)은 한 쌍의 비트 라인(421)에 접속된다. 센스 회로(415)는 센스 증폭기(431), OR 게이트(433), 및 FET(435)를 포함한다. 모델 글로벌 데이타 라인(442)에 접속된 제어기(440)는 인에이블 신호(ca)를 행 디코더(444) 및 워드 슬라이스 디코더(446)에 제공한다. 하나의 행의 셀들(413)이 행 디코더(444)에 접속된 각각의 워드 라인(wl)에 접속된다. 워드 슬라이스 디코더(446)는 센스 제어 신호들을 센스 회로(415)의 센스 증폭기(431)에 제공한다. 각각의 센스 회로(415)의 FET(435)의 드레인은 모델 글로벌 데이타 라인(442)에 접속된다.

도 4에 도시된 판독 루프는 (인에이블 신호 (ca)가 제공되는) 라인으로부터 선택된 워드 라인(wl)으로, 선택된 워드 슬라이스(410)의 비트 라인쌍(421)으로, 활성화된 센스 증폭기(431)로의 실제 경로를 이용한다. 센스 증폭기(431)는 실제 판독 동작의 일부이지만, 또한 그 출력(2개의 극성)은 OR 게이트(433)에 의해 논리적으로 OR되고, 그 결과가 FET(435)에 의해 풀다운된 모델 글로벌 데이타 라인(442)을 게이팅하는데 사용되어, 모델 글로벌 데이타 신호(dgm) 상의 하강 에지가 센스 증폭기(431)에 의해 센싱된 데이타 극성에 독립적으로 발생한다.

실제 선택된 워드 슬라이스를 통한 경로를 사용함으로써, 모델 경로는 모델 글로벌 데이타 라인(442) 상의 실제 판독 데이타의 지연을 매우 유사하게 모델링한다.

(b) 기입

도 5는 기입 모델 경로를 도시하고 있다. CAM 내에 기입된 실제 기억 장치 셀로부터 타이밍 정보를 얻어내기는 매우 어렵기 때문에, 도 5에 도시된 기입 경로는 모델(wl)을 대신 사용하는데, 이는 메모리 근방에서 루핑하며, 버퍼(451) 및 FET(453)를 통해 모델 글로벌 데이타 라인(442)을 최종적으로 풀 다운시킨다. 모델(wl) 상의 로드는 모델 글로벌 데이타 신호(dgm) 상의 하강 에지가 기입의 활성 부분의 완료를 안전하게 후속하기에 충분하다.

(c) 탐색

도 6은 탐색 모델 경로를 도시하고 있다. 도 6에 도시된 탐색 경로는 다음을 이용한다.

· 가장 느린 가능한 방법의 어느 경우에, 항상 매치 또는 항상 미스매치하도록 하드 와이어드(hard-wired)된 모델 워드(460)

·상기 모델 워드로부터 모델 글로벌 데이타 라인 풀 다운 장치(464)로의 탐색 결과 인코더(462)를 통한 경로 - 상기 경로는 인코더(462)를 통한 실제 데이타의 것을 모델링한 지연을 가짐 -

이러한 모델 경로의 설계는 가장 느린 가능한 탐색 결과를 모델링하도록 되어야 하는데, 다른 요인들 중에서, 도 3a 및 3b에 도시된 대안들로부터의 매치 논리 구현의 선택에 따라 변할 수 있다.

기입 및 탐색 경로가 활성화되어, 어드레스 또는 데이타에 독립적으로, 모델 글로벌 데이타 라인의 풀 다운으로 향하게 되며, 판독 경로 기능성은, wl을 상승시키고 센스 증폭기를 활성화시키기 위해, 유효 x 어드레스 및 유효 z 어드레스가 선택되는 것을 필요로 한다. 이는 채워지지 않은(또는 비 2진) 어드레스 간격으로 인해 보장될 수 없어, 덜 정확한 지연 모델링을 희생하여, 기입 경로와 유사한 기술이 사용될 수 있다.

특성화를 위해, 또는 마진 부족 설계를 보정하기 위해, 자기 타이밍 경로로부터 발생하는 것을 넘는 싸이클의 활성 부분을 연장시키는 것이 바람직하다. 특히, 모델 글로벌 데이타 신호(dgm)의 하강 에지를 시스템 클럭의 하강 에지로 제어하는 것을 원할 것이다. 이는 다음에 의해 이루어진다.

·동작의 모드를 선택하도록 추가 입력 신호 "stov"를 제공,

·stov가 논리 하이 상태일 때, stov=1과 시스템 클럭 하강의 논리 결합에 의해 모델 글로벌 데이타 라인을 풀 다운시킴, 및

·상기(또는 임의의 다른 구현) 판독, 기입, 및 탐색 자기 타이밍 경로들 내에서 모델 글로벌 데이타 라인을 stov=0 조건에 따라 풀 다운 시킴

주 모드 제어 입력들(ss, ws, rs)에 추가하여, 테스트 모드("tm") 입력은 CAM이 스캔 테스팅에 적합한 상태로 되도록 하기 위해 제공될 수 있다. 만일 기입 데이타(D)가 기입("라이트 쓰루(write through)"로 언급됨) 동안 판독 출력(Q)로 통과된다면, 도 7에 도시된 바와 같은 데이타 입력/출력(I/O) 회로 내에 멀티플렉서를 포함하고 CAM이 기입 상태(tm=1이 ca=cd=1로 유도)로 되도록 tm 표명(assertion)을 사용함으로써 실현될 수 있다. 도 7에서, 각각의 비트를 위한 각각의 I/O 회로는 멀티플렉서(711)와 래치(713)를 포함한다. 상기 래치(713)는 실제로 글로벌 데이타 버스 상에 또는 다른 상태로 이미 존재하는 래치일 수 있다. 제어 신호(tm)는 하위 비트(비트 i-1) 및 대응 입력 데이타 비트의 I/O 회로로부터 "직렬 데이타" 신호 비트를 수신하는 각각의 멀티플렉서(711)(비트 i)로 공급된다. 멀티플렉싱된 출력 비트(비트 i)는 직렬 데이타 신호 비트를 상위 비트(비트 i+1)의 멀티플렉서에 제공하는 래치(713) 내에 래칭된다.

본 기술 분야에 숙련된 당업자라면 본 발명의 범위로부터 벗어나지 않는 다음과 같은 간단한 변경이 이해될 것이며, 이로써 제한되는 것은 아니다.

·모델 글로벌 데이타 신호(dgm)의 천이 방향

·입력 모드 제어 신호의 수 및 기능

·탐색 결과 인코더, 제어 회로, 및 디코더의 위치

본 발명에 따르면, 향상된 컨텐트 주소 지정 가능 메모리가 제공된다.

도 1은 종래 기술의 CAM을 도시한 도면.

도 2는 본 발명의 한 실시예에 따른 CAM을 도시한 도면.

도 3a 및 3b는 CAM 내에 사용된 워드 매치 논리 기능 회로를 도시한 도면.

도 4는 판독 모델 경로를 도시한 도면.

도 5는 기입 모델 경로를 도시한 도면.

도 6은 탐색 모델 경로를 도시한 도면.

도 7은 CAM의 데이타 입력/출력 회로 내의 스캔 경로를 도시한 도면.

<도면의 주요 부분에 대한 부호의 설명>

110 : 셀

112 : 매치 라인

114 : 비트 라인

116 : 기준 워드 기억 장치 및 비트 라인 구동기

118 : 인코더

211 : 글로벌 데이타 버스

213 : 입력/출력 회로

215 : 워드 슬라이스

Claims

주어진 워드의 모든 비트들이 물리적으로 인접한 워드 슬라이스 구조(word-slice structure)의 열들 내에 있고, 주어진 비트와 연관된 모든 열들이 분산되어 있으며, 상기 인접한 열들의 그룹은 워드와 연관되어 있고, 다수의 워드들이 다수의 행들을 점유하는 컨텐트 주소 지정 가능 메모리(content addressable memory : CAM)로서,

상기 워드 슬라이스들과 데이타 입력/출력 회로 사이에서 데이타를 반송(convey)하는 글로벌 데이타 버스; 및

상기 글로벌 데이타 버스의 지연을 모델링하도록 상기 글로벌 데이타 버스에 의해 반송되는 상기 데이타의 천이(transitions)에 대응하는 천이를 갖는 모델 글로벌 데이타 신호를 반송하는 모델 글로벌 데이타 라인(model global data line)

을 포함하는 컨텐트 주소 지정 가능 메모리.
제1항에 있어서,

상기 구조는 복수의 워드 슬라이스를 포함하는 컨텐트 주소 지정 가능 메모리.
제1항에 있어서,

상기 글로벌 데이타 버스의 지연을 모델링하도록, 상기 모델 글로벌 데이타 신호는 유사한 실제 및 모델 로드들(read and model loads)과 유사한 배치를 가지고,

상기 모델 글로벌 데이타 신호는 상기 글로벌 데이타 버스가 천이(transitions)를 갖는 순간에 대응하는 공지된 천이 방향 및 천이 시간을 가지며,

상기 글로벌 데이타 버스 상의 데이타의 유효성(validity)을 보장하기 위해, 상기 모델 글로벌 데이타 신호는 회로 소자에 의해 타이밍 정보원으로서 사용되고,

상기 모델 글로벌 데이타 신호는 상기 글로벌 데이타 버스를 사용하는 임의의 모든 메모리 동작들을 위한 자기 타이밍 루프(self-timing loop) 내의 구성 요소인 컨텐트 주소 지정 가능 메모리.
판독, 기입, 및 탐색의 3가지 가능한 동작을 갖는 컨텐트 주소 지정 가능 메모리.
제4항에 있어서,

상기 3가지 가능한 동작은 비활성 상태(inactive state)와 조합하여 상기 메모리의 4가지 가능한 상태를 구성하고,

상기 4가지 가능한 상태들은 2개의 주 제어 신호에 의해 표현되고,

상기 메모리 내의 모든 다른 제어 신호들은 부 제어 신호들로 나타내고, 상기 2개의 주 제어 신호로부터 조합적으로 유도되며,

상기 2개의 제어 신호는 래칭(latch)되고, 상기 래치들의 상태는 상기 메모리의 상태를 나타내고,

상기 메모리의 가능한 상태수는 상태 래치들에 의해 표현되는 가능한 상태수와 동일하여, 상기 래치들은 무효 상태로 무작위로 파워업(randomly power-up)할 수 없는 컨텐트 주소 지정 가능 메모리.
제4항에 있어서,

상기 3가지 가능한 동작은 비활성 상태와 조합하여 상기 메모리의 4가지 가능한 상태를 구성하고,

상기 4가지 가능한 상태는 2개의 주 제어 신호에 의해 표현되고,

상기 메모리 내의 모든 다른 제어 신호들은 부 제어 신호로서 나타내고, 상기 2개의 주 제어 신호로부터 조합적으로 유도되며,

상기 2개의 제어 신호는 래칭(latch)되고, 상기 래치들의 상태는 상기 메모리의 상태를 나타내고,

상기 메모리의 가능한 상태수는 상태 래치들에 의해 표현되는 가능한 상태수와 동일하여, 상기 래치들은 무효 상태로 무작위로 파워업(randomly power-up)할 수 없으며,

상기 2개의 주 제어 신호는 모델 글로벌 데이타 신호와 함께 상기 메모리의 자기 타이밍 루프의 구성 요소이고, 상기 모델 글로벌 데이타 신호는 상기 2개의 주 제어 신호 중 어느 하나 또는 2개 모두의 초기 천이에 의해 초기화된 주어진 싸이클의 초기 천이를 가지며,

상기 모델 글로벌 데이타 신호의 제2 천이는 상기 2개의 주 제어 신호 중 어느 하나 또는 2개 모두의 제2 천이를 초기화하고,

상기 모델 글로벌 데이타 신호의 상태는 래칭되어, 1개의 가능한 상태가 활성 싸이클을 나타내고, 다른 상태는 그 활성 부분이 완료되는 싸이클을 나타내며,

상기 글로벌 데이타 신호 래치가 "완료" 상태에서 파워업한다면, 유효 동작이 초기화되기 이전의 파워업 후에 상기 메모리 상에서 실행되어야 하는 여분의 클럭 싸이클이 존재하지 않으며,

상기 글로벌 데이타 신호 래치가 상기 활성 상태에서 파워업한다면, 유효 동작이 초기화되기 이전의 파워업 후에 상기 메모리 상에서 실행되어야 하는 제로(0)나 1의 여분의 클럭 싸이클의 시퀀스가 존재하는 컨텐트 주소 지정 가능 메모리.
제4항에 있어서,

상기 가능한 동작들은 비활성 상태와 조합하여, 상기 메모리의 4가지 가능한 상태를 구성하며,

상기 4가지 가능한 상태는 2개의 주 제어 신호에 의해 표현되고, 상기 제어 신호들 중 하나는 기입 또는 탐색 동작을 위해 입력/출력 회로로부터 워드 슬라이스로의 데이타의 구동을 제어하며,

이들 제어 신호들 중 다른 것은 기입 또는 판독 동작을 위한 디코드 기능을 개시하는 컨텐트 주소 지정 가능 메모리.
제4항에 있어서,

상기 3가지 가능한 동작은, 비활성 상태와 조합하여 상기 메모리의 4가지 가능한 상태를 구성하고, 상태의 선택은 3개의 독립적이고 상호 배타적인 모드 제어 신호에 의해 외부적으로 이루어지는 컨텐트 주소 지정 가능 메모리.
제4항에 있어서,

상기 3가지 가능한 동작은 "비활성" 상태와 조합하여, 상기 메모리의 4가지 가능한 상태를 구성하고,

상태의 선택은 3개의 독립적이고 상호 배타적인 모드 제어 신호에 의해 외부적으로 이루어지고,

상기 3개의 모드 제어 신호는 스캔 테스팅(Scan testing)이 실행될 수 있는 상태로 상기 메모리를 위치시키는 제4 모드 제어 신호에 의해 증가되며,

상기 제4 모드 제어 신호는, 어서트(assert)되었을 때, 상기 메모리가 기입과 유사한 동작을 하도록 하고,

각각의 데이타 입력/출력 비트를 위한 멀티플렉서의 제공과 함께, 상기 기입은 입력/출력 회로 내의 비트 단위로 데이타를 통과시키는 능력에 의해 선택적으로 증가되고, 상기 멀티플렉서는 상기 제4 모드 제어 신호에 의해 직접 또는 간접적으로 제어되며, 이와 같은 비트 단위 통과와 멀티플렉서의 조합은 스캔 체인(Scan chain)을 구현하는 컨텐트 주소 지정 가능 메모리.
주어진 워드의 모든 비트들이 물리적으로 인접한 열들 내에 있고, 주어진 비트와 연관된 모든 열들은 분산되어 인접하지 않으며, 인접한 열들의 그룹은 워드와 연관되어 있고, 다수의 워드가 다수의 행을 점유하는, 워드 슬라이스된 아키택쳐를 갖는 컨텐트 주소 지정 가능 메모리로서,

워드 슬라이스와 데이타 입력/출력 회로 사이에서 데이타를 반송하는 글로벌 데이타 버스; 및

상기 글로벌 데이타 버스와 함께 물리적으로 통합된 모델 글로벌 데이타 신호

를 포함하며,

상기 글로벌 데이타 버스의 지연을 모델링하도록, 상기 모델 글로벌 데이타 신호는 유사한 실제 및 모델 로드들 및 유사한 배치를 가지고,

상기 모델 글로벌 데이타 신호는 상기 글로벌 데이타 버스가 천이를 갖는 순간에 대응하는 공지된 천이 방향 및 천이 시간을 가지며,

상기 글로벌 데이타 버스 상의 데이타의 유효성을 보장하기 위해, 상기 모델 글로벌 데이타 신호는 회로 소자에 의해 타이밍 정보원으로서 사용되고,

상기 모델 글로벌 데이타 신호는 상기 글로벌 데이타 버스를 사용하는 임의의 모든 메모리 동작들을 위한 자기 타이밍 루프 내의 구성 요소이며,

상기 메모리를 통한 3개의 자기 타이밍 루프가 실제로 존재하는 컨텐트 주소 지정 가능 메모리.
제10항에 있어서,

자기 타이밍 루프는 메모리 제어 회로에서 상기 선택된 워드 라인으로, 상기 선택된 워드 슬라이스의 비트 라인 쌍으로, 활성화된 센스 증폭기로의 실제 경로를 사용하도록 판독 동작과 연관되며, 상기 센스 증폭기는 상기 실제 판독 동작의 일부이지만, 부가적으로 그 출력 극성들은 논리적으로 OR되고, 그 결과가 모델 글로벌 데이타 신호 풀 다운(pull-down)을 게이팅(gating)하는데 사용되어, 상기 모델 글로벌 데이타 신호 상의 하강 에지가 상기 증폭기에 의해 감지된 데이타 극성에 독립적으로 발생하는 컨텐트 주소 지정 가능 메모리.
제10항에 있어서,

자기 타이밍 루프는 모델 워드 라인을 사용하는 기입 동작과 연관되며, 하나 이상의 에지 상에서 상기 메모리를 루핑(looping around)하고, 그 후에 상기 모델 글로벌 데이타 신호 상의 하강 에지가 상기 기입의 활성 부분의 완료에 안전하게 후속하기에 충분한 상기 모델 워드 라인 상의 로드로, 상기 모델 글로벌 데이타 신호를 풀 다운시키는 컨텐트 주소 지정 가능 메모리.
제10항에 있어서,

자기 타이밍 루프는, (a) 가능한 가장 느린 방법 중의 어느 하나의 경우에, 항상 매치(match) 또는 항상 미스매치(mismatch)하도록 하드-와이어드(hard-wired)된 모델 워드와, (b) 탐색 결과 인코더를 통한 상기 모델 워드로부터 모델 글로벌 데이타 신호 풀 다운 장치로의 경로 - 상기 경로는 상기 인코더를 통한 실제 데이타의 지연을 모델링한 지연을 가짐 - 를 사용하는 탐색 동작과 연관되며, 상기 모델 경로의 설계는 가능한 가장 느린 탐색 결과를 모델링하도록 되어야 하는 컨텐트 주소 지정 가능 메모리.
자기 타이밍 능력을 갖는 컨텐트 주소 지정 가능 메모리로서,

상기 능력은 외부적으로 공급되는 제어 신호에 의해 진단(diagnostic) 또는 다른 목적들을 위해 디스에이블(disable)될 수 있고,

상기 제어 신호는, 어서트될 때, 동작의 활성 부분을 종료시키는 것으로부터 임의의 모든 내부 자기 타이밍 루프들을 디스에이블시키고, 및

상기 제어 신호는, 어서트될 때, 상기 종료를 시스템 클럭의 하강 에지에 의존하도록 하는 컨텐트 주소 지정 가능 메모리.