KR20130046125A - 반도체 메모리 장치 및 그 구동 방법 - Google Patents

반도체 메모리 장치 및 그 구동 방법 Download PDF

Info

Publication number
KR20130046125A
KR20130046125A KR1020110110501A KR20110110501A KR20130046125A KR 20130046125 A KR20130046125 A KR 20130046125A KR 1020110110501 A KR1020110110501 A KR 1020110110501A KR 20110110501 A KR20110110501 A KR 20110110501A KR 20130046125 A KR20130046125 A KR 20130046125A
Authority
KR
South Korea
Prior art keywords
termination
data line
pull
control signal
driving
Prior art date
Application number
KR1020110110501A
Other languages
English (en)
Inventor
윤재웅
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020110110501A priority Critical patent/KR20130046125A/ko
Priority to US13/339,852 priority patent/US8767479B2/en
Priority to TW101110641A priority patent/TWI582788B/zh
Priority to CN201210125484.3A priority patent/CN103093801B/zh
Publication of KR20130046125A publication Critical patent/KR20130046125A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Abstract

글로벌 데이터 라인에 터미네이션 스킴을 사용하는 반도체 메모리 장치에 관한 것으로, 다수의 메모리 뱅크를 포함하는 코어 영역과 인터페이스 영역 사이의 데이터 전달을 위한 글로벌 데이터 라인, 및 상기 코어 영역에 배치되며, 데이터 전달 동작시 상기 글로벌 데이터 라인을 데이터에 따라 구동하고, 터미네이션 동작시 상기 글로벌 데이터 라인을 터미네이션 시키기 위한 데이터 라인 구동부를 구비하는 반도체 메모리 장치가 제공된다.

Description

반도체 메모리 장치 및 그 구동 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 글로벌 데이터 라인에 터미네이션 스킴(termination scheme)을 사용하는 반도체 메모리 장치에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 장치 내부에는 데이터를 전달하기 위한 다수의 데이터 라인을 구비하고 있으며, 반도체 메모리 장치의 용량이 점점 늘어남에 이 데이터 라인의 길이 역시 길어지고 있다. 여기서, 데이터 라인의 길이가 길어진다는 것은 데이터 라인의 로딩이 커진다는 것을 의미한다.
한편, 반도체 메모리 장치에서 사용되는 데이터 라인은 그 위치에 따라 세그먼트 입출력 라인, 로컬 입출력 라인, 및 글로벌 입출력 라인 등으로 구분되며, 특히 글로벌 입출력 라인과 같은 글로벌 데이터 라인은 상대적으로 로딩이 크기 때문에 데이터의 왜곡 및 손실이 발생한다. 이전에는 이러한 문제점을 방지하기 위하여 리피터 방식을 사용하였다. 여기서, 리피터 방식은 글로벌 데이터 라인의 중간 정도에 인버터 두 단을 삽입하여 데이터의 왜곡 정도를 줄여주는 방식이다.
하지만, 리피터 방식은 구조가 개량된 구동 회로일 뿐이고 전력 사용량이 매우 크다는 단점이 있다. 그래서, 새롭게 제시된 방식이 글로벌 데이터 라인의 터미네이션 방식이다.
도 1 은 기존의 터미네이션 회로를 설명하기 위한 도면이다.
도 1 을 참조하면, 반도체 메모리 장치는 다수의 코어 영역(110)과, 터미네이션부(120), 및 래칭부(130)를 구비한다.
다수의 코어 영역(110) 각각은 메모리 뱅크를 포함하는 영역으로, 반도체 메모리 장치는 이 메모리 뱅크를 이용하여 읽기 동작과 쓰기 동작을 수행한다. 다시 말하면, 반도체 메모리 장치는 쓰기 동작시 데이터 패드(140, 인터페이스 영역에 배치됨)를 통해 입력되는 데이터를 글로벌 데이터 라인(GIO)을 통해 전달하고 이렇게 전달된 데이터를 코어 영역에 배치된 메모리 뱅크에 저장한다. 그리고, 읽기 동작시 메모리 뱅크에 저장된 데이터를 글로벌 데이터 라인(GIO)을 통해 전달하고 이렇게 전달된 데이터를 데이터 패드(140)를 통해 외부로 출력한다.
터미네이션부(120)는 글로벌 입출력 라인(GIO)에 터미네이션 동작을 수행하기 위한 것으로, 터미네이션 제어 신호(TM_CTR)에 응답하여 글로벌 입출력 라인(GIO)을 터미네이션 레벨(VDD/2)로 구동한다. 이때, 터미네이션 제어 신호(TM_CTR)는 데이터의 읽기 동작 구간과 쓰기 동작 구간 동안 활성화되는 신호로서, 읽기 동작 및 쓰기 동작시 활성화되는 컬럼 커맨드 신호에 대응하는 신호이다.
이어서, 래칭부(130)는 글로벌 데이터 라인(GIO)이 플로팅되는 것을 막아주기 위한 구성이다.
이하, 기존의 터미네이션 동작을 간단하게 살펴보기로 한다.
터미네이션 동작시 즉, 터미네이션 제어 신호(TM_CTR)가 논리'하이(high)'로 활성화되면 터미네이션부(120)의 PMOS 트랜지스터와 NMOS 트랜지스터가 모두 턴 온된다. 따라서, 글로벌 데이터 라인(GIO)은 터미네이션 레벨(VDD/2)로 터미네이션 된다.
한편, 위에서 설명한 바와 같이 터미네이션 제어 신호(TM_CTR)는 반도체 메모리 장치의 읽기 동작 구간과 쓰기 동작 구간 동안 활성화되는 신호이고, 터미네이션 동작시 PMOS 트랜지스터와 NMOS 트랜지스터를 포함하는 직통 전류 경로가 형성된다. 다시 말하면, 기존의 반도체 메모리 장치는 터미네이션 동작시 직통 전류 경로가 형성되고, 이 직통 전류 경로를 통해 많은 양의 전류가 소모된다.
다른 한편, 요즈음 반도체 메모리 장치의 저장 용량이 점점 커짐에 따라 데이터 라인의 길이가 길어지고 있으며, 이는 글로벌 데이터 라인(GIO) 역시 마찬가지이다. 따라서, 이렇게 길어진 글로벌 데이터 라인(GIO)에 대하여 터미네이션 동작을 수행하기 위해서는 터미네이션부(120)의 회로 크기가 점점 커져야만 하며, 이는 회로 설계시 부담으로 작용한다.
본 발명은 터미네이션 회로의 크기 증가 없이도 터미네이션 동작을 수행하는 반도체 메모리 장치를 제공하고자 한다.
본 발명의 일 측면에 따르면, 반도체 메모리 장치는 다수의 메모리 뱅크를 포함하는 코어 영역과 인터페이스 영역 사이의 데이터 전달을 위한 글로벌 데이터 라인; 및 상기 코어 영역에 배치되며, 데이터 전달 동작시 상기 글로벌 데이터 라인을 데이터에 따라 구동하고, 터미네이션 동작시 상기 글로벌 데이터 라인을 터미네이션 시키기 위한 데이터 라인 구동부를 구비한다.
바람직하게, 상기 데이터 라인 구동부는 상기 다수의 메모리 뱅크에 대응하는 개수를 구비하는 것을 특징으로 한다.
본 발명의 다른 측면에 따르면, 집적 회로는 컬럼 커맨드 신호가 활성화되기 이전에 예정된 구간 동안 활성화되는 풀 업 터미네이션 제어 신호에 응답하여 글로벌 데이터 라인을 데이터로 구동하거나 풀업 터미네이션 시키기 위한 풀 업 구동 제어부; 및 상기 풀 업 터미네이션 제어 신호와 활성화 시점이 다른 풀 다운 터미네이션 제어 신호에 응답하여 상기 글로벌 데이터 라인을 데이터로 구동하거나 풀 다운 터미네이션 시키기 위한 풀 다운 구동 제어부를 구비한다.
바람직하게, 터미네이션 동작시 상기 풀업 구동 제어부와 풀 다운 구동 제어부 중 어느 하나만 활성화되는 것을 특징으로 한다.
본 발명의 또 다른 측면에 따르면, 터미네이션 동작 방법은 컴럼 커맨드 신호가 활성화되기 이전의 예정된 구간 동안 글로벌 데이터 라인에 터미네이션 동작을 수행하는 단계; 및 상기 터미네이션 동작이 비활성화된 이후 상기 글로벌 데이터 라인에 데이터를 구동하는 단계를 포함한다.
바람직하게, 상기 터미네이션 동작시 상기 풀 업 구동하는 단계 또는 상기 풀 다운 구동하는 단계 중 어느 하나만 활성화시키는 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 추가적인 터미네이션 회로 없이도 반도체 메모리 장치의 시간 변수인 'tAA'를 단축하는 것이 가능하다.
본 발명은 터미네이션 회로의 증가 없이도 터미네이션 동작을 수행하여 'tAA'를 보다 단축함으로써, 반도체 메모리 장치의 데이터 처리 속도를 향상시킬 수 있다.
도 1 은 기존의 터미네이션 회로를 설명하기 위한 도면이다.
도 2 는 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 3 는 도 2 의 데이터 라인 구동부(211)를 설명하기 위한 도면이다.
도 4 는 본 발명의 실시예에 따른 터미네이션 동작을 설명하기 위한 동작 파형도로서, 반도체 메모리 장치의 읽기 동작을 일례로 하였다.
도 5 는 도 2 의 데이터 라인 구동부(211)의 다른 실시예를 설명하기 위한 도면이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2 는 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 2 를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치는 다수의 코어 영역(210)과 래칭부(220)를 구비한다. 여기서, 래칭부(220)는 글로벌 데이터 라인(GIO)이 플로팅되는 것을 막아주기 위한 구성이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 다수의 코어 영역(210)에 데이터 라인 구동부(211)를 구비하며, 이 데이터 라인 구동부(211)는 데이터 전달 동작시 글로벌 데이터 라인(GIO)을 데이터에 따라 구동하고, 터미네이션 동작시 글로벌 데이터 라인(GIO)을 터미네이션 시키는 것이 가능하다. 도 2 에서는 데이터 라인 구동부(211)가 코어 영역별로 즉, 메모리 뱅크 각각에 대응하여 배치되어 있어 있으며, 이 경우 메모리 뱅크 각각에 대응하는 터미네이션 동작을 수행하는 것이 가능하다.
도 3 는 도 2 의 데이터 라인 구동부(211)를 설명하기 위한 도면이다.
도 3 을 참조하면, 데이터 라인 구동부(211)는 감지 증폭부(310)와, 제어 신호 생성부(320)와, 선택 전달부(330), 및 라인 구동부(340)를 구비한다.
감지 증폭부(310)는 정/부 로컬 입출력 라인(LIOT, LIOB)을 통해 전달되는 데이터를 감지하고 이를 증폭하여 출력한다. 여기서, 감지 증폭부(310)는 인에이블 신호(EN)에 응답하여 감지 증폭 동작을 수행하며, 이 인에이블 신호(EN)는 읽기 동작시 활성화되는 신호이다. 참고로, 반도체 메모리 장치는 읽기 동작시 내부적으로 읽기 동작에 대응하는 컬럼 커맨드 신호를 활성화시키는데, 인에이블 신호(EN)는 이 컬럼 커맨드 신호에 대응하는 신호이다. 참고로, 반도체 메모리 장치는 쓰기 동작시 내부적으로 쓰기 동작에 대응하는 컬럼 커맨드 신호가 활성화된다.
제어 신호 생성부(320)는 읽기 동작에 대응하는 신호(RD)에 응답하여 터미네이션 제어 신호(TM_PUL)를 생성한다. 여기서, 터미네이션 제어 신호(TM_PUL)는 읽기 동작에 대응하는 신호(RD)에 응답하여 읽기 동작에 대응하는 컬럼 커맨드 신호가 활성화되기 이전에 예정된 구간 동안 활성화되는 펄스 신호이다.
선택 전달부(330)는 터미네이션 제어 신호(TM_PUL)에 응답하여 감지 증폭부(310)에서 출력되는 데이터 또는 구동 제어 신호를 선택적으로 전달한다. 다시 말하면, 터미네이션 제어 신호(TM_PUL)가 논리'로우(low)'로 비활성화된 경우 선택 전달부(330)는 감지 증폭부(310)의 출력 신호를 전달하여 업 구동 제어 신호(CTR_UP) 또는 다운 구동 제어 신호(CTR_DN)를 활성화시키고, 터미네이션 제어 신호(TM_PUL)가 논리'하이'인 경우 선택 전달부(330)는 터미네이션 제어 신호(TM_PUL)를 전달하여 업 구동 제어 신호(CTR_UP)와 다운 구동 제어 신호(CTR_DN)를 모두 활성화시킨다.
라인 구동부(340)는 선택 전달부(330)에서 출력되는 업 구동 제어 신호(CTR_UP)와 다운 구동 제어 신호(CTR_DN)에 응답하여 글로벌 데이터 라인(GIO)을 구동한다. 위에서 설명한 바와 같이, 데이터 전달 동작시 업 구동 제어 신호(CTR_UP)와 다운 구동 제어 신호(CTR_DN)는 데이터에 대응하여 어느 하나가 활성화되기 때문에, 글로벌 데이터 라인(GIO)은 업 구동 제어 신호(CTR_UP)에 응답하여 풀 업 구동되거나, 다운 구동 제어 신호(CTR_DN)에 응답하여 풀 다운 구동된다. 그리고, 터미네이션 동작시 업 구동 제어 신호(CTR_UP)는 논리'로우'로 활성화되고 다운 구동 제어 신호(CTR_DN)는 논리'하이'로 활성화되기 때문에, 글로벌 데이터 라인(GIO)은 풀 업 구동과 풀 다운 구동이 동시에 구동되어 터미네이션 된다.
다시 말하면, 본 발명의 실시예에 따른 터미네이션 제어 신호(TM_PUL)는 컬럼 커맨드 신호가 활성화되기 이전에 예정된 구간 동안 활성화되는 펄스 신호이기 때문에, 데이터가 전달되기 이전, 즉 터미네이션 제어 신호(TM_PUL)가 활성화되어 있는 구간 동안 글로벌 데이터 라인(GIO)의 터미네이션 동작이 이루어지고, 이후 데이터 전달 동작이 이루어진다. 결국, 본 발명의 실시예에 따른 라인 구동부(340)는 터미네이션 동작시 터미네이션 제어 신호(TM_PUL)에 응답하여 글로벌 데이터 라인(GIO)을 터미네이션 시키고, 이후 데이터 전달 동작시 감지 증폭부(310)에서 출력되는 데이터에 응답하여 글로벌 데이터 라인(GIO)을 구동한다.
도 4 는 본 발명의 실시예에 따른 터미네이션 동작을 설명하기 위한 동작 파형도로서, 반도체 메모리 장치의 읽기 동작을 일례로 하였다.
도 4 에는 터미네이션 동작이 없는 경우의 동작 파형도(A)와, 본 발명에 따른 터미네이션 동작 파형(B), 및 종래의 터미네이션 동작 파형(C)이 개시되어 있다. 도면에서 볼 수 있듯이, 본 발명에 따른 터미네이션 동작(B)는 종래의 터미네이션 동작(C)에 비하여 보다 넓은 유효 데이터 구간을 확보할 수 있으며, 'tAA' 를 단축시킨다.
또한, 종래의 터미네이션 동작(C)의 경우 읽기 동작시 모든 구간에서 터미네이션 동작을 수행하기 때문에 소모되는 전류가 많았지만, 본 발명의 실시예에 따른 터미네이션 동작은 데이터 전달 동작 이전에 예정된 구간 동안만 활성화되기 때문에 이 구간 동안에만 전류 소모가 발생한다. 즉, 본 발명의 실시예에 따른 회로 구성은 종래 구성보다 전류 소모가 적다.
도 5 는 도 2 의 데이터 라인 구동부(211)의 다른 실시예를 설명하기 위한 도면이다.
도 5 를 참조하면, 데이터 라인 구동부(211)는 감지 증폭부(510)와, 풀 업 구동 제어부(520), 풀 다운 구동 제어부(530)를 구비한다.
우선, 감지 증폭부(510)는 정/부 로컬 입출력 라인(LIOT, LIOB)을 통해 전달되는 데이터를 감지하고 이를 증폭하여 출력하기 위한 것으로, 도 3 과 동일한 구성이기 때문에 그 설명을 생략하기로 한다.
다음으로, 풀 업 구동 제어부(520)는 읽기 동작시 활성화되는 컬럼 커맨드 신호가 활성화되기 이전에 예정된 구간 동안 활성화되는 풀 업 터미네이션 제어 신호(TM_UP)에 응답하여 글로벌 데이터 라인(GIO)을 감지 증폭부(510)에서 출력되는 데이터로 구동하거나 풀 업 터미네이션 시킨다. 그리고, 풀 다운 구동 제어부(530)는 컬럼 커맨드 신호가 활성화되기 이전에 예정된 구간 동안 활성화되는 풀 다운 터미네이션 제어 신호(TM_DN)에 응답하여 글로벌 데이터 라인(GIO)을 감지 증폭부(510)에서 출력되는 데이터로 구동하거나 풀 다운 터미네이션 시킨다.
본 발명의 실시예에 따른 풀 업 터미네이션 제어 신호(TM_UP)와 풀 다운 터미네이션 제어 신호(TM_DN)는 터미네이션 동작시 활성화 시점을 서로 다르게 설정할 수 있으며, 데이터의 스큐 상황이나 여러 가지 환경 요소에 따라 풀 업 터미네이션 제어 신호(TM_UP)와 풀 다운 터미네이션 제어 신호(TM_DN) 둘 중 어느 하나만 활성화되도록 설정하는 것도 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
뿐만 아니라, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
210 : 다수의 코어 영역
220 : 래칭부
GIO : 글로벌 데이터 라인

Claims (12)

  1. 다수의 메모리 뱅크를 포함하는 코어 영역과 인터페이스 영역 사이의 데이터 전달을 위한 글로벌 데이터 라인; 및
    상기 코어 영역에 배치되며, 데이터 전달 동작시 상기 글로벌 데이터 라인을 데이터에 따라 구동하고, 터미네이션 동작시 상기 글로벌 데이터 라인을 터미네이션 시키기 위한 데이터 라인 구동부
    를 구비하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    컬럼 커맨드 신호가 활성화되기 이전에 예정된 구간 동안 활성화되는 터미네이션 제어 신호를 생성하기 위한 제어 신호 생성부를 더 구비하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 데이터 라인 구동부는 상기 터미네이션 제어 신호에 응답하여 상기 터미네이션 동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제2항에 있어서,
    상기 데이터 라인 구동부는,
    상기 테미네이션 제어 신호에 응답하여 상기 데이터 또는 구동 제어 신호를 선택적으로 전달하기 위한 선택 전달부; 및
    상기 선택 전달부의 출력 신호에 응답하여 상기 글로벌 데이터 라인을 구동하기 위한 라인 구동부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서,
    상기 데이터 라인 구동부는 상기 다수의 메모리 뱅크에 대응하는 개수를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 컬럼 커맨드 신호가 활성화되기 이전에 예정된 구간 동안 활성화되는 풀 업 터미네이션 제어 신호에 응답하여 글로벌 데이터 라인을 데이터로 구동하거나 풀업 터미네이션 시키기 위한 풀 업 구동 제어부; 및
    상기 풀 업 터미네이션 제어 신호와 활성화 시점이 다른 풀 다운 터미네이션 제어 신호에 응답하여 상기 글로벌 데이터 라인을 데이터로 구동하거나 풀 다운 터미네이션 시키기 위한 풀 다운 구동 제어부
    를 구비하는 집적 회로.
  7. 제6항에 있어서,
    상기 풀 업/다운 구동 제어부 각각은,
    해당 터미네이션 제어 신호에 응답하여 데이터 또는 해당 구동 제어 신호를 선택적으로 전달하기 위한 선택 전달부; 및
    상기 선택 전달부의 출력 신호에 응답하여 상기 글로벌 데이터 라인을 구동하기 위한 라인 구동부를 구비하는 것을 특징으로 하는 집적 회로.
  8. 제6항에 있어서,
    터미네이션 동작시 상기 풀업 구동 제어부와 풀 다운 구동 제어부 중 어느 하나만 활성화되는 것을 특징으로 하는 집적 회로.
  9. 컴럼 커맨드 신호가 활성화되기 이전의 예정된 구간 동안 글로벌 데이터 라인에 터미네이션 동작을 수행하는 단계; 및
    상기 터미네이션 동작이 비활성화된 이후 상기 글로벌 데이터 라인에 데이터를 구동하는 단계
    를 포함하는 터미네이션 동작 방법.
  10. 제9항에 있어서,
    상기 터미네이션 동작을 수행하는 단계는,
    상기 글로벌 데이터 라인을 풀 업 구동하는 단계; 및
    상기 풀 업 구동하는 단계와 동시에 풀 다운 구동하는 단계를 포함하는 터미네이션 동작 방법.
  11. 제10항에 있어서,
    상기 터미네이션 동작시 상기 풀 업 구동하는 단계와 상기 풀 다운 구동하는 단계는 서로 다른 시점에 활성화되는 것을 특징으로 하는 터미네이션 동작 방법.
  12. 제10항에 있어서,
    상기 터미네이션 동작시 상기 풀 업 구동하는 단계 또는 상기 풀 다운 구동하는 단계 중 어느 하나만 활성화시키는 것을 특징으로 하는 터미네이션 동작 방법.
KR1020110110501A 2011-10-27 2011-10-27 반도체 메모리 장치 및 그 구동 방법 KR20130046125A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020110110501A KR20130046125A (ko) 2011-10-27 2011-10-27 반도체 메모리 장치 및 그 구동 방법
US13/339,852 US8767479B2 (en) 2011-10-27 2011-12-29 Semiconductor memory device and driving method thereof
TW101110641A TWI582788B (zh) 2011-10-27 2012-03-27 半導體記憶體裝置及其驅動方法
CN201210125484.3A CN103093801B (zh) 2011-10-27 2012-04-26 半导体存储器件及其驱动方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110110501A KR20130046125A (ko) 2011-10-27 2011-10-27 반도체 메모리 장치 및 그 구동 방법

Publications (1)

Publication Number Publication Date
KR20130046125A true KR20130046125A (ko) 2013-05-07

Family

ID=48172302

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110110501A KR20130046125A (ko) 2011-10-27 2011-10-27 반도체 메모리 장치 및 그 구동 방법

Country Status (4)

Country Link
US (1) US8767479B2 (ko)
KR (1) KR20130046125A (ko)
CN (1) CN103093801B (ko)
TW (1) TWI582788B (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102439583B1 (ko) * 2018-04-30 2022-09-05 에스케이하이닉스 주식회사 메모리 장치 및 그의 신호 전송 회로

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5943252A (en) * 1997-09-04 1999-08-24 Northern Telecom Limited Content addressable memory
KR100533384B1 (ko) * 2004-04-12 2005-12-06 주식회사 하이닉스반도체 저진폭 전압구동 글로벌 입출력 라인을 갖는 반도체메모리 장치
DE602006004038D1 (de) * 2006-07-28 2009-01-15 Hynix Semiconductor Inc Nichtflüchtige Speichervorrichtung und Verarbeitungsverfahren der Leseinformation einer Speicherzelle
KR20080065100A (ko) * 2007-01-08 2008-07-11 주식회사 하이닉스반도체 반도체 메모리 소자와 그의 구동 방법
KR100940837B1 (ko) * 2008-06-04 2010-02-04 주식회사 하이닉스반도체 반도체 집적회로의 데이터 라인 터미네이션 회로 및 방법
KR101001140B1 (ko) * 2008-11-06 2010-12-15 주식회사 하이닉스반도체 반도체 메모리 소자와 터미네이션 동작 방법
KR101065336B1 (ko) * 2010-04-29 2011-09-16 주식회사 하이닉스반도체 반도체장치, 메모리시스템 및 메모리장치의 터미네이션 제어방법

Also Published As

Publication number Publication date
CN103093801B (zh) 2017-06-27
US20130107643A1 (en) 2013-05-02
TWI582788B (zh) 2017-05-11
US8767479B2 (en) 2014-07-01
TW201318000A (zh) 2013-05-01
CN103093801A (zh) 2013-05-08

Similar Documents

Publication Publication Date Title
JP4326919B2 (ja) オンチップｄｃ電流消耗を最小化できるｏｄｔ回路とｏｄｔ方法及びそれを具備するメモリ装置を採用するメモリシステム
KR100757926B1 (ko) 반도체 메모리 장치의 센스 앰프 제어 회로 및 방법
JP3825188B2 (ja) 半導体装置及びプリチャージ方法
JP2009528635A (ja) 集積回路の動作パラメータを調整するための装置及び方法
KR102163523B1 (ko) 증폭기 회로 및 이를 포함하는 반도체 메모리 장치
US7974140B2 (en) Semiconductor device having a mode register and a plurality of voltage generators
JP2009004076A (ja) 入／出力ライン感知増幅器及びそれを用いた半導体メモリ装置
US7586803B2 (en) Semiconductor memory device with reduced sense amplification time and operation method thereof
US8659960B2 (en) Semiconductor memory device having a data line sense amplifier
KR100896462B1 (ko) 쓰기드라이빙장치를 포함하는 반도체메모리소자
KR102115450B1 (ko) 반도체 장치
KR20130046125A (ko) 반도체 메모리 장치 및 그 구동 방법
US7130232B2 (en) Integrated circuit devices having multiple precharge circuits and methods of operating the same
KR20130135703A (ko) 반도체 장치 및 반도체 메모리 장치
KR100980061B1 (ko) 제어신호 생성회로
KR20080083432A (ko) 반도체 메모리 소자의 라이트 드라이버 구동 방법
KR100701683B1 (ko) 센스 앰프 전원제어회로
KR20140028556A (ko) 차동 신호 전송 구조를 가진 반도체 집적회로 및 그의 구동방법
US9355707B2 (en) Gapless pattern detection circuit and semiconductor device including the same
KR20200027044A (ko) 입력 버퍼 회로
KR20120120759A (ko) 반도체 집적회로 및 그의 구동방법
KR20130015939A (ko) 데이터입출력회로 및 반도체메모리장치
KR101858470B1 (ko) 반도체 장치
KR100813525B1 (ko) 반도체 메모리 장치의 센스 앰프 제어 회로 및 방법
KR20100113389A (ko) 라이트 동작을 제어하는 반도체 집적 회로

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid