JP4377946B1

JP4377946B1 - 復調装置

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Publication number: JP4377946B1
Application number: JP2008151830A
Authority: JP
Inventors: 繁保岩田; 敏文山本; 隆司峯邑; 俊之梅田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2008-06-10
Filing date: 2008-06-10
Publication date: 2009-12-02
Anticipated expiration: 2028-06-10
Also published as: US20090302935A1; JP2009302652A; CN101605114B; US7907006B2; CN101605114A

Abstract

【課題】高感度の復調装置を提供すること。
【解決手段】ＡＳＫ復調装置は、クロック信号ＣＬＫに同期して動作する。アンテナ１０で受信された外部装置からの入力信号は、整流回路１１に送られる。整流回路１１は、入力信号を整流する。整流回路１１によって整流された入力信号は、クロックドコンパレータ１２によって閾値と比較され、２値化される。クロックドコンパレータ１２は、クロック信号ＣＬＫの位相とは異なる位相によって動作する。
【選択図】図１

Description

本発明は、振幅シフトキーイング（Amplitude Shift Keying：以下ＡＳＫと略称する）復調装置に関する。

ＡＳＫ変調された入力信号を復調するＡＳＫ復調回路は通常、整流回路及びコンパレータを含む。整流回路はアンテナで受信した信号を整流及び検波し、復調信号を得る。この復調信号はコンパレータによって閾値と比較され、論理レベルまで大きく増幅され、２値信号に変換される。コンパレータにはノイズによる誤動作を抑圧するためにヒステリシス機能を持たせることが多い。しかし、ヒステリシス機能を持たせると、ノイズには強くなるが、受信感度を向上させることは困難になる。

一般に、整流回路はダイオードの閾値電圧（約０．７Ｖ）より小さな入力信号パワーでは整流できないため、受信感度が低い。特許文献１に記載の高利得整流回路はＮＭＯＳトランジスタで構成され、ＭＮＯＳトランジスタの閾値電圧に相当する電圧をゲート、ソース間に印加することによって、閾値電圧を略０Ｖにしている。この構成によって、閾値電圧以下の実効値の微小な交流信号も整流することが可能になっている。すなわち、整流回路の受信感度が向上している。

コンパレータの受信感度を向上させるためには、ヒステリシスをなくし、閾値を低く設定する必要があるが、その場合、コンパレータを構成する素子のバラツキによるＤＣオフセット電圧を考慮する必要がある。ＤＣオフセット電圧が正側に大きくばらついた場合には、受信感度が低下し、また、負側に大きくばらついた場合には、入力電圧が０Ｖでも出力の論理レベルが“１”になってしまうこと（誤動作）がある。誤動作を防止するために、コンパレータの閾値はＤＣオフセット電圧のバラツキを考慮して高く設定する必要がある。このため、コンパレータの受信感度を向上させることは困難である。また、素子バラツキによるＤＣオフセット電圧を低減するためには、素子のサイズを大きくする必要があるため、コストが上昇する。

また、特許文献１記載の高利得整流回路はクロック信号を用いてバイアス電圧を整流回路に供給しているため、整流回路出力にはクロック信号に同期したノイズが現れる。クロック信号に同期したノイズを抑圧するためには、整流回路出力の時定数を大きくしなければならず、データレートを向上させることが困難になる。
特開２００６−３４０８５号公報（段落００１４、図１）

上述したＡＳＫ復調回路は、ノイズによる誤動作の防止と受信感度の向上とを同時に満足することが出来なかった。また、クロック信号に同期するバイアス電圧が印加される高利得の整流回路を用いたとしても、クロック信号に起因するノイズが整流回路の出力に現れる。また、コンパレータのヒステリシスをなくし、受信感度の向上を図ろうとしても、コンパレータの素子のばらつきによるＤＣオフセットの影響のため困難である。

本発明は、前記のような問題に鑑みなされたもので、高感度の復調装置を提供することを目的とする。

本発明の一実施形態に係る振幅シフトキーイング復調装置は、直流電圧を出力するバイアス回路と、ゲート端子とソース端子との間に前記直流電圧のみが印加される第１のＭＯＳトランジスタと、ゲート端子とソース端子との間に前記直流電圧のみが印加されるとともにドレイン端子が前記第１のＭＯＳトランジスタのソース端子に接続された第２のＭＯＳトランジスタと、一端が前記第１のＭＯＳトランジスタのソース端子に接続され他端から交流信号が入力される結合キャパシタとを具備する整流回路であって、前記バイアス電圧を所定のタイミングで供給する整流回路と、前記整流回路によって整流された入力信号を前記所定のタイミングとは異なるタイミングで閾値と比較して２値信号を出力するクロックドコンパレータとを具備する。

本発明の一実施形態に係る振幅シフトキーイング復調装置では、整流回路が所定のタイミングでバイアス電圧を供給し、クロックドコンパレータは、整流回路によって整流された入力信号を閾値と比較して２値信号を出力する。クロックドコンパレータは、該所定のタイミングとは異なるタイミングで動作する。整流回路の出力に現れる、所定のタイミングで発生するクロックノイズとコンパレータの動作のタイミングが異なるため、クロックノイズによる影響を低減でき、高感度の復調装置が実現できる。

以下、図面を参照して本発明によるＡＳＫ復調装置の実施形態を説明する。

第１の実施形態
図１は本発明の第１の実施形態に係るＡＳＫ（Amplitude Shift Keying）復調回路の構成を示す図である。

アンテナ１０からの信号が整流回路１１を介してクロックドコンパレータ１２に供給される。クロックドコンパレータ１２の出力は、ノイズ除去回路１６を介して出力される。整流回路１１に設定されている所定のバイアス電圧はクロックパルスφ１に同期して供給される。クロックパルスφ１はクロック信号ＣＬＫが供給されるパルス幅調整回路１３から出力され、クロック信号ＣＬＫはクロックドコンパレータ１２、閾値補正回路１４にも供給される。閾値補正回路１４はクロックドコンパレータ１２の出力Ｖｏｕｔを入力し、ｎビットのデジタル信号である閾値補正信号ＶＲＥＦをクロックドコンパレータ１２に供給する。クロックドコンパレータ１２の入力端はスイッチ１５を介して基準電圧に接地されている。スイッチ１５の制御信号である補正信号ＣＡＬは閾値補正回路１４にも供給され、閾値補正回路１４の動作（状態遷移）が制御される。

アンテナ１０は、外部から送信される無線信号を受信するアンテナである。アンテナ１０は、例えば非接触式の無線装置との間で無線通信を行うためや、リモートコントローラからの制御信号等を受信するために用いられる。

整流回路１１は、無線周波数を直流に変換する回路である。整流回路１１は、アンテナ１０が受信した入力信号の整流及び検波を行い、復調信号を得る。整流回路１１には、所定の閾値電圧Ｖ１（約０．７Ｖ）が設定されており、当該閾値電圧Ｖ１以上の強度を有する信号が受信されたか否かが検出される。本実施形態に係る整流回路１１は、高感度化のために、整流回路１１内のダイオードにバイアス電圧Ｖ２が予め印加された高利得整流回路である。このバイアス電圧Ｖ２によって、アンテナ１０で受信された信号の強度Ｄが小さくとも、信号強度Ｄとバイアス電圧Ｖ２との和がトランジスタの閾値電圧Ｖ１を越える程度であれば検出可能となり、高感度化を実現することができる。例えば、Ｖ１＝０．７Ｖ、Ｖ２＝０．６Ｖである場合には、０．１Ｖ以上の信号であれば検出できる。従って、アンテナ１０が検出した入力信号が微弱であっても受信可能となる。

整流回路１１の回路図を図２に示す。整流回路１１は、ダイオード接続されるＭＯＳトランジスタのソースとゲートとの間に、このＭＯＳトランジスタが整流特性を発現するのに要する閾値電圧（例えば、０．７Ｖ）未満であって好ましくはその閾値電圧近傍の定電圧を印加することにより、閾値電圧以下の実効値の微小な交流信号も整流することが可能である。

図２において、ＮＭＯＳトランジスタＭ１は、バックゲート端子とソース端子とが接続され、ドレイン端子がプラス端子Ｔ１に接続されている。また、ゲート端子とソース端子との間に、所定の電圧を発生することができるバイアス回路１０ａが接続されている。このような接続により、ＮＭＯＳトランジスタＭ１は、ドレイン側のＰＮ接合を利用したダイオード素子として機能する。さらに、バイアス回路１０ａによって、ＮＭＯＳトランジスタＭ１のゲート端子とソース端子との間には上記した所定の電圧が印加される。バイアス回路１０ａは、所定の電圧として、ＮＭＯＳトランジスタＭ１が整流特性を示すのに必要な閾値電圧未満の電圧（以下、ダイオードバイアス電圧と称する）を発生することができる。このダイオードバイアス電圧は、例えば、０Ｖ〜１．０Ｖの範囲であるが、好ましくは、閾値電圧近傍の値（例えば、０．６Ｖ）である。換言すれば、ＮＭＯＳトランジスタＭ１は、閾値電圧以下の実効値を有する交流信号をも整流することができるように、ゲート端子とソース端子との間がダイオードバイアス電圧でバイアスされている。

このダイオード回路は、例えば、ダイオードバイアス電圧が０．６Ｖである場合、実効値が１００ｍＶ程度の交流信号を整流することができる。

同様に、ＮＭＯＳトランジスタＭ２は、バックゲート端子とソース端子とが接続され、ソース端子がマイナス端子Ｔ２に接続されている。また、ゲート端子とソース端子との間に、バイアス回路１０ｂが接続されている。このＮＭＯＳトランジスタＭ２もまた、ＮＭＯＳトランジスタＭ１と同様に機能し、バイアス回路１０ｂによって、ゲート端子とソース端子との間がダイオードバイアス電圧でバイアスされている。

ＮＭＯＳトランジスタＭ１のソース端子とＮＭＯＳトランジスタＭ２のドレイン端子とは互いに接続されており、その接続ラインに、キャパシタＣ１の一端が接続されている。キャパシタＣ１の他端は、信号入力端子ＴＡに接続されている。このキャパシタＣ１は、結合容量として機能する。

ＮＭＯＳトランジスタＭ１のドレイン端子とＮＭＯＳトランジスタＭ２のソース端子との間には、キャパシタＣ２が接続されている。ＮＭＯＳトランジスタＭ１およびＭ２によって半波整流された信号は、このキャパシタＣ２によって平滑される。この平滑により、キャパシタＣ２の両端、すなわちプラス端子Ｔ１とマイナス端子Ｔ２との間から直流電圧を取り出すことができる。

また、ＮＭＯＳトランジスタＭ１およびＭ２は、トリプルウェル構造で形成され、基板とアイソレーションされている。よって、各ソース端子は、ＮＭＯＳトランジスタ下部のＰウェルに接続され、各ドレイン端子はＮウェルに接続されており、ダイオード素子は、ＭＯＳトランジスタ内部にＰＮ接合によって形成されている。

図３は、図２に示したバイアス回路１０ａ，１０ｂの構成例を示す回路図である。図３において、バイアス回路１００は、バイアス回路１０ａまたは１０ｂに相当し、ＮＭＯＳトランジスタＭ１０はＮＭＯＳトランジスタＭ１、またはＭ２に相当する。バイアス回路１００は、直列に接続された２つのＮＭＯＳトランジスタＭ１１，Ｍ１２を備えている。これらＮＭＯＳトランジスタＭ１１，Ｍ１２は、それぞれトランスファゲートとして機能し、プラスラインＬ１上に配置されている。同様に、バイアス回路１００は、マイナスラインＬ２上に、直列に接続され且つそれぞれトランスファゲートとして機能する２つのＮＭＯＳトランジスタＭ２１，Ｍ２２を備えている。ＮＭＯＳトランジスタＭ１１のゲート端子とＮＭＯＳトランジスタＭ２１のゲート端子は互いに接続され、ＮＭＯＳトランジスタＭ１２のゲート端子とＮＭＯＳトランジスタＭ２２のゲート端子もまた互いに接続されている。ＮＭＯＳトランジスタＭ１１のドレイン端子とＮＭＯＳトランジスタＭ１２のソース端子とを接続するラインと、ＮＭＯＳトランジスタＭ２１のドレイン端子とＮＭＯＳトランジスタＭ２２のソース端子とを接続するラインとの間には、キャパシタＣ１１が接続されている。さらに、ＮＭＯＳトランジスタＭ１２のドレイン端子とＮＭＯＳトランジスタＭ２２のドレイン端子との間にはキャパシタＣ１２が接続されている。

バイアス回路１００には、周辺回路として、ＤＣ発生回路１１０とインバータＩＮＶ１とインバータＩＮＶ２とが接続されている。ＤＣ発生回路１１０は、本実施の形態にかかる整流回路が搭載される装置の主電源から上記したダイオードバイアス電圧に相当する直流電圧を生成する。ＤＣ発生回路１１０によって生成された直流電圧は、バイアス回路１００のプラスラインＬ１とマイナスラインＬ２との間に印加される。ＮＭＯＳトランジスタＭ１０は、図２に示したＮＭＯＳトランジスタＭ１，Ｍ２を代表するものであるが、このＮＭＯＳトランジスタＭ１０はＧＨｚの高周波で動作するため、寄生容量をできる限り小さくする必要がある。ＤＣ発生回路１１０は、直流電圧を安定して発生するために大きな容量を備えている。この理由により、ＤＣ発生回路１１０から得られるダイオードバイアス電圧を直接、ＮＭＯＳトランジスタＭ１０のゲート−ソース間に並列に印加せずに、図３に示すようなバイアス回路１００を設けている。

インバータＩＮＶ１の入力端子は、クロック入力端子ＴＣに接続されており、一定の周波数のクロックパルス（φ１）が入力される。このクロックパルスは、例えば、後述するパルス幅調整回路１３によって生成される。インバータＩＮＶ１の出力端子は、ＮＭＯＳトランジスタＭ１１およびＭ２１の各ゲートに接続され、インバータＩＮＶ２の入力端子にも接続されている。インバータＩＮＶ２の出力端子は、ＮＭＯＳトランジスタＭ１２およびＭ２２の各ゲートに接続されている。

クロック入力端子ＴＣから入力されたクロックパルスが、論理レベル“０”である場合、インバータＩＮＶ１は論理レベル“１”を出力し、インバータＩＮＶ２は論理レベル“０”を出力する。従って、ＮＭＯＳトランジスタＭ１１およびＭ２１はＯＮとなり、キャパシタＣ１１は、ＤＣ発生回路１１０から供給される直流電圧によって充電される。また、ＮＭＯＳトランジスタＭ１２およびＭ２２はＯＦＦとなり、キャパシタＣ１２にはどの直流電圧も印加されない。

一方、クロック入力端子ＴＣから入力されたクロックパルスが、論理レベル“１”である場合、インバータＩＮＶ１は論理レベル“０”を出力し、インバータＩＮＶ２は論理レベル“１”を出力する。従って、ＮＭＯＳトランジスタＭ１１およびＭ２１はＯＦＦとなり、ＮＭＯＳトランジスタＭ１２およびＭ２２はＯＮとなるので、キャパシタＣ１１に充電された電荷は、キャパシタＣ１２に供給される。キャパシタＣ１２の両端は、バイアス回路１００の出力端子に接続されているため、このキャパシタＣ１２の両端の電圧が、ダイオードバイアス電圧として、ダイオード接続されたＮＭＯＳトランジスタＭ１０のゲート端子とソース端子との間に印加される。

最終的に、キャパシタＣ１２の両端の電圧がＮＭＯＳトランジスタＭ１０のダイオードバイアス電圧となればよく、ＤＣ発生回路１１０によって供給される直流電圧がダイオードバイアス電圧と同じである必要はない。例えば、ＮＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ２１，Ｍ２２のスイッチング動作をＰＷＭ（Pulse Wide Modulation：パルス幅変調）制御によって行なうことで、キャパシタＣ１２の電圧を任意の値に固定することもできる。この場合、ＤＣ発生回路１１０を排除し、プラスラインＬ１とマイナスラインＬ２との間に主電源を接続してもよい。

検出された復調信号は、整流回路１１からクロックドコンパレータ１２に出力される。クロックドコンパレータ１２にもまた、整流回路１１とは異なる所定の閾値電圧が設定されており、受信した復調信号Ｖｉｎをクロックパルスφ１のタイミングで“１”か“０”の２値信号に変換する。整流回路１１から出力される復調信号Ｖｉｎの強度が当該閾値電圧以上であれば、クロックドコンパレータ１２は“１”を出力し、復調信号Ｖｉｎが閾値電圧より小さければ“０”を出力する。また、閾値補正回路１４は、クロックドコンパレータ１２の閾値電圧を補正するための回路である。従って、クロックドコンパレータ１２は、整流回路１１から出力される復調信号と、閾値補正回路１４によって補正されたｎビットデジタル出力の閾値補正信号ＶＲＥＦに応じた閾値とを比較することになる。

この整流回路１１では、バイアス電圧を印加するためにクロック入力端子ＴＣに供給されるクロックパルス（φ１）を用いており、パルス幅調整回路１３は、クロック信号ＣＬＫのパルス幅をτに調整したクロックパルスφ１を出力する。クロック信号ＣＬＫとクロックパルスφ１との立ち上がりは同期している。このため、図４に示すように、整流回路１１からの出力にはクロックパルスφ１に同期したノイズ（クロックノイズ）が現れる。整流回路１１出力の時定数を大きくすれば、クロックパルスφ１に同期したクロックノイズを抑制できるが、この場合、データレートを向上させることが困難になる。

また、整流回路１１からの出力にクロックノイズが生じている場合、クロックドコンパレータ１２の閾値電圧として、クロックノイズよりも小さい、ランダムノイズ程度の閾値電圧Ｖ３が設定されていると、クロックドコンパレータ１２は、入力信号が０Ｖであってもクロックノイズに対して誤って“１”を出力する可能性がある。従って、整流回路１１からの出力を正しく変換するためは、クロックノイズより大きい閾値電圧Ｖ４を設定することが考えられる。しかしながら、閾値電圧を大きくすると、受信感度が低下してしまう。

このような受信感度の低下を防止するため、図４に示すように、本実施形態のクロックドコンパレータ１２は、クロック信号ＣＬＫの立下りに同期して動作する。こうすることで、整流回路１１からの出力に生じるクロックパルスφ１に同期したクロックノイズと、クロックドコンパレータ１２の動作位相をずらすことができる。このため、閾値電圧をクロックノイズ以上に高める必要がなくなり、データレートを下げずに受信感度を向上させることができる。

クロックドコンパレータ１２の受信感度は、クロックドコンパレータ１２内の素子のバラツキによるＤＣオフセット電圧によって低下してしまう。ＤＣオフセット電圧が負側に大きくばらついた場合は、入力信号が０Ｖであっても“１”が出力されることがある（誤動作）。このため、閾値電圧はＤＣオフセット電圧のバラツキを考慮して、やはり高く設定する必要がある。しかしながら、閾値電圧を大きくすることは、受信感度の低下を招く。また、素子のバラツキによるＤＣオフセット電圧を低減するためには、素子のサイズを大きくする必要があるが、素子のサイズを大きくするためのコストが上昇する。

閾値補正回路１４は、クロックドコンパレータ１２のＤＣオフセット電圧による受信感度低下、誤動作、及びノイズによる誤動作の頻度を閾値の調整により補正するためのデジタル回路である。

図５は、閾値補正回路１４の動作状態の遷移の概略を示す図である。閾値電圧の補正が実行される際には、クロックドコンパレータ１２の入力電圧ＶｉｎをＧＮＤ（グラウンド）に接地するために、スイッチ１５はオンになる。

初期状態（Ｓ０）において補正信号ＣＡＬ＝１が入力すると、ＤＣオフセット電圧補正状態（Ｓ１）に遷移する。

状態（Ｓ１）では、クロックドコンパレータ１２のＤＣオフセット電圧が探索される。入力電圧Ｖｉｎが接地しているため、クロックドコンパレータ１２からの出力の期待値は“０”であるが、ＤＣオフセット電圧が正規分布でばらつくために、必ずしも“０”にはならず、“１”が出力される場合もある。このため、状態（Ｓ１）においては、まず閾値電圧をＤＣオフセット電圧よりも高い任意の電圧に設定するための閾値補正信号ＶＲＥＦをクロックドコンパレータ１２に与える。

クロックドコンパレータ１２のＤＣオフセット電圧は、例えば以下のような線形探索によって探索される。クロックドコンパレータ１２からの出力が“１”の場合、閾値補正回路１４の出力ＶＲＥＦ（クロックドコンパレータ１２に閾値電圧として与えられる）を増大していき、クロックドコンパレータ出力が“１”から“０”になった時点での出力ＶＲＥＦを、補正閾値電圧とする。一方、クロックドコンパレータ１２からの出力の期待値が“１”である場合（入力電圧Ｖｉｎが接地していないような場合）、クロックドコンパレータ１２の出力が“０”の場合、閾値補正回路１４の出力ＶＲＥＦを減少させていき、クロックドコンパレータ出力が“０”から“１”に切り替った時点で閾値電圧を下回ったと判断し、切り替る直前の出力ＶＲＥＦを、補正閾値電圧とする。別の探索アルゴリズムでＤＣオフセット電圧を探索し、補正閾値電圧を設定してもよい。

高感度化のために、状態（Ｓ１）でクロックドコンパレータ１２の閾値電圧を、ＤＣオフセット電圧よりもわずかに高い電圧に補正した場合には、クロックドコンパレータ１２がノイズによって誤動作してしまう可能性がある。このため、ノイズ誤差補正状態（Ｓ２）に遷移して、ノイズによる誤動作（クロックドコンパレータ１２の出力が”１”）の発生頻度が、所定の頻度Ｒ以下となるように補正閾値電圧ＶＲＥＦを設定する。どの程度の誤動作の発生を許容するかは、予め任意に決定しておくことができる。

状態（Ｓ２）では、クロックドコンパレータ１２からの出力を、例えばＮサンプル分積分する。クロックドコンパレータ１２の出力の期待値は“０”であり、誤動作が起こると“１”が出力される。このため、出力積分値は誤動作が発生した回数Ｍを示す。従って、クロックドコンパレータ１２からの出力に生じる誤動作の発生頻度Ｒ１は、Ｒ１＝Ｍ／Ｎで表される。誤動作の発生頻度Ｒ１が、所定頻度Ｒより大きければ、閾値補正回路１４の出力ＶＲＥＦを上げ、より大きい閾値電圧をクロックドコンパレータ１２に与える。一方、誤動作の発生頻度Ｒ１が、所定の発生頻度Ｒ以下であれば、閾値補正回路１４の出力ＶＲＥＦは保持される。すなわち、誤動作の発生頻度Ｒ１＝Ｍ／Ｎが、任意に設定された発生頻度Ｒ以下となるまで、閾値補正回路１４の出力ＶＲＥＦが増大され、クロッドコンパレータ１２により大きい閾値電圧が与えられる。

ＤＣオフセット電圧補正（Ｓ１）、ノイズ誤動作補正（Ｓ２）が完了すると、補正信号ＣＡＬ＝０となり、補正結果保持状態（Ｓ３）に遷移する。補正結果保持状態（Ｓ３）では、閾値補正信号ＶＲＥＦは固定され、閾値補正回路１４による閾値補正によって適切に補正されたクロックドコンパレータ１２の閾値電圧が保持される。クロックドコンパレータ１２は、整流回路１１からの出力と、保持された補正閾値電圧とを比較することになる。

補正結果保持状態（Ｓ３）にある間は、補正された閾値電圧が保持されているが、この閾値電圧やＤＣオフセット電圧は、電源電圧や温度に応じて変動する。このため、周囲環境の変化に応じて、閾値電圧を再補正する必要がある。すなわち、環境の変化に応じて補正信号ＣＡＬ＝１が入力して、補正結果保持状態（Ｓ３）からＤＣオフセット電圧補正（Ｓ１）へ、状態遷移する。そしてＤＣオフセット電圧補正（Ｓ１）において、再び適切な閾値の補正が行われる。

図１では、スイッチ１５を整流回路１１の出力に設けている。しかしながら、整流回路１１からの出力がノイズを含んでいる状態で補正を行う場合には、スイッチ１５が整流回路１１の入力に設けられる。また、出力がアンテナ１０及び整流回路１１からのノイズを含んでいる状態で補正を行う場合には、スイッチ１５はオフのままでよい。

このように、閾値補正回路１４により、クロックドコンパレータ１２のＤＣオフセット電圧を補正することができるため、閾値電圧をクロックノイズよりも小さい、ランダムノイズに近いレベル（図４に示す閾値電圧Ｖ３）まで下げることが可能になり、高感度で安定なＡＳＫ復調回路を実現することができるようになる。

図６は、クロックドコンパレータ１２の回路構成の一例を示す図である。クロックドコンパレータ１２は、ダイナミックラッチ２０とセットリセットラッチ（Set Reset Latch：以下ＳＲラッチと略称する）３０を含む。ダイナミックラッチ２０は、クロックの動作時にしか電流を消費しない。このため、無線信号待ち受け時の電力消費が少なくなるというメリットがある。

図７は、本実施形態に係るダイナミックラッチ２０の回路構成の一例を示す図である。図７では、Ｖｉｎには整流回路１１の出力が接続される。

ダイナミックラッチ２０は、グラウンドレベルの入力電圧でも動作が可能である。ダイナミックラッチ２０は、クロック信号ＣＬＫが“１”である間は、出力Ｖｏｕｔｐ及びＶｏｕｔｎをＧＮＤ（グラウンド）にプリチャージすることで、消費電力の削減を図っている。

ダイナミックラッチ２０は、ＭＯＳトランジスタＭ１、Ｍ２からなる差動対、ＭＯＳトランジスタＭ３〜Ｍ６からなるラッチ回路、そして、ＭＯＳスイッチＭ７〜Ｍ９により構成される。クロックパルスＣＬＫの値が１である場合は、ＭＯＳスイッチＭ７及びＭ８はオン、ＭＯＳスイッチＭ９はオフとなる。従って電流は流れず、出力Ｖｏｕｔｐ及びＶｏｕｔｎはＧＮＤにプリチャージされる。

クロックパルスＣＬＫの値が０になると、ＭＯＳスイッチＭ７及びＭ８がオフとなり、出力Ｖｏｕｔｐ及びＶｏｕｔｎはＧＮＤから分離される。同時にＭＯＳスイッチＭ９がオンとなるため、電流が流れ始める。

入力電圧ＶｉｎがＧＮＤ電圧よりも大きければ、ＭＯＳトランジスタＭ１、Ｍ３及びＭ５を含む左側のパスに流れる電流は、ＭＯＳトランジスタＭ２、Ｍ４及びＭ６を含む右側のパスに流れる電流よりも大きくなり、Ｖｏｕｔｐ、Ｖｏｕｔｎ間に電位差が生じる。ＭＯＳトランジスタＭ３〜Ｍ６からなる正帰還増幅回路はこのようにして生じた出力電位差を増幅し、ＶｏｕｔｐをＶＤＤ（電源電圧）、ＶｏｕｔｎをＧＮＤ電圧とする。この状態をラッチモードという。

ダイナミックラッチ２０は、図８に示すように、半周期ごとにプリチャージとラッチモードを切り替えながら比較動作をする。ＳＲラッチ３０はＮＡＮＤ型ＳＲラッチで実現可能であり、図９の真理値表に示す動作を行う。すなわちＳ（＝Ｖｏｕｔｐ）＝０で、Ｒ（＝Ｖｏｕｔｎ）＝１の場合に、“０”を出力し、Ｓ（＝Ｖｏｕｔｐ）＝１で、Ｒ（＝Ｖｏｕｔｎ）＝０の場合に、“１”を出力する。

ダイナミックラッチ２０のＤＣオフセット電圧は、差動対を構成するＭＯＳトランジスタＭ１、Ｍ２、ＭＯＳトランジスタＭ３、Ｍ４、ＭＯＳトランジスタＭ５、Ｍ６、ＭＯＳスイッチＭ７、Ｍ８、そして出力Ｖｏｕｔｐ、Ｖｏｕｔｎの負荷容量ＣＬ１、ＣＬ２のミスマッチに起因する。図７に示すように、負荷容量ＣＶＥＲの値をｎビットの閾値補正信号ＶＲＥＦ入力に応じて可変にすることで、ＤＣオフセット電圧を調整し、任意の閾値に設定することが可能になる。図７では、可変容量ＣＶＥＲを負荷容量ＣＲＥＦに対して大きくすると閾値電圧が大きくなり、可変容量ＣＶＥＲが負荷容量ＣＲＥＦに対して小さくなると閾値電圧が小さくなる。

受信感度を高くしたいが、ノイズによる誤動作を後段に伝達したくない場合は、コンパレータ１２の後段に設けられたノイズ除去回路１６によってノイズを除去する。ノイズ除去回路１６は、Ｎビット連続で“０”が入力される場合を“０”受信状態、Ｎビット連続で“１”が入力される場合を“１”受信状態と判別する。また、パルス幅がＮ−１ビット以下の信号をノイズと判別し後段へ伝えない。Ｎの値は任意に設定することが可能であるとする。

図１０は、Ｎ＝２の場合のノイズ除去回路１６の動作の一例を示す図である。図１０に示すように、パルス幅がＮ−１＝１ビットのパルスは、ノイズ判別されて出力されないため、後段には伝播されない。従ってパルス幅が１ビットの“０”が入力されても、これはノイズであると判別され、後段には“１”が伝播する。逆にパルス幅が１ビットの“１”が入力されても、これはノイズであると判別されて、後段には“０”が伝播する。２ビット以上のパルス幅を有する出力信号は、そのまま後段に伝達される。

以上のように、本実施形態では、クロックドコンパレータ１２は、クロック信号ＣＬＫの立下りに同期して動作する。このため、整流回路が発生する、クロック信号ＣＬＫの立ち上がりに同期したクロックノイズの位相とクロックドコンパレータ１２の動作の位相とをずらすことができる。従って、クロックノイズの影響を除去することが可能となる。

また、本実施形態では、クロックドコンパレータ１２の閾値電圧を、閾値補正回路１４によって補正した。この閾値電圧の補正によって、クロックドコンパレータ１２のＤＣオフセットの影響を除去することが可能となる。また、誤動作発生の許容頻度を予め定め、誤動作の発生が当該許容頻度以下の頻度となるように、クロックドコンパレータ１２の閾値電圧を補正することも可能となる。

更に、本実施の形態では、クロックドコンパレータ１２の後段に設けられたノイズ除去回路１６によって、所定のパルス幅より狭いパルスをノイズとして、後段に伝播されないようにした。これによって、より正確にノイズを除去することができる。

今後、半導体の微細化が進むにつれ、デジタル回路のオーバーヘッドはさらに小さくなっていくと考えられる。このため、本実施形態示すように、閾値電圧をデジタル補正するメリットは大きい。

第２の実施形態
以下、本発明によるＡＳＫ復調回路の第２の実施形態について説明する。第２の実施形態の説明において、第１の実施形態と同一部分は同一参照数字を付してその詳細な説明は省略する。

図１１は、本発明の第２の実施形態に係るＡＳＫ（Amplitude Shift Keying）復調回路の構成を示す図である。

図１１に示すＡＳＫ復調回路は、図１と同様に、整流回路１１、クロックドコンパレータ１２、パルス幅調整回路１３、閾値補正回路１４、スイッチ１５及びノイズ除去回路１６を含む。本実施形態に係るＡＳＫ復調回路は、更にデジタル−アナログ変換回路（ＤＡＣ）１７を含む。閾値補正回路１４のデジタル出力である補正信号ＶＲＥＦが、ＤＡＣ１７を介してクロックドコンパレータ１２にアナログ補正電圧Ｖｒｅｆとして供給される。

図１２は、第２の実施形態に係るダイナミックラッチ２０の回路構成の一例を示す図である。第１の実施形態では、負荷容量ＣＲＥＦ、ＣＶＥＲの差によって閾値電圧を設定したが、本実施形態では、閾値補正回路１４による閾値の補正に応じた、ＤＡＣ１７からのアナログ補正電圧Ｖｒｅｆが、ダイナミックラッチ２０のトランジスタＭ２のゲートに接続される。この補正電圧Ｖｒｅｆに基づいて、クロックドコンパレータ１２のＤＣオフセット電圧が補正される。ＤＡＣ１７として容量アレイ型ＤＡＣを用いると、無線信号待ち受け時の電力消費を低減させることができる。しかしながら、他の方式のＤＡＣが用いられてもよい。

なお、この発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。

本発明の第１の実施形態に係るＡＳＫ復調回路の構成の一例を示す図。図１のＡＳＫ復調回路に用いられる整流回路の構成の一例を示す図。図２の整流回路に用いられるバイアス回路の構成の一例を示す図。ＡＳＫ復調回路のタイミングチャートの一例を示す図。閾値補正回路の動作状態遷移の概略の一例を示す図。クロックドコンパレータの回路構成の一例を示す図。第１の実施形態に係るダイナミックラッチの回路構成の一例を示す図。クロックドコンパレータの動作の一例を示す図。ＳＲラッチの真理値表。ノイズ除去回路の動作の一例を示す図。本発明の第２の実施形態に係るＡＳＫ復調回路の構成の一例を示す。第２の実施形態に係るダイナミックラッチの回路構成の一例を示す図。

符号の説明

１０…アンテナ、１１…整流回路、１２…クロックドコンパレータ、１３…パルス幅調整回路、１４…閾値補正回路、１５…スイッチ、１６…ノイズ除去回路。

Claims

直流電圧を出力するバイアス回路と、ゲート端子とソース端子との間に前記直流電圧のみが印加される第１のＭＯＳトランジスタと、ゲート端子とソース端子との間に前記直流電圧のみが印加されるとともにドレイン端子が前記第１のＭＯＳトランジスタのソース端子に接続された第２のＭＯＳトランジスタと、一端が前記第１のＭＯＳトランジスタのソース端子に接続され他端から交流信号が入力される結合キャパシタとを具備する整流回路であって、前記バイアス電圧を所定のタイミングで供給する整流回路と、
前記整流回路によって整流された入力信号を前記所定のタイミングとは異なるタイミングで閾値と比較して２値信号を出力するクロックドコンパレータと、
を具備する振幅シフトキーイング復調装置。
前記整流回路はクロック信号の立ち上がりに同期して動作し、前記コンパレータは前記クロックパルスの立下りに同期して動作する、請求項１に記載の振幅シフトキーイング復調装置。
前記クロックドコンパレータは、ダイナミックラッチとセットリセットラッチを含む、請求項１に記載の振幅シフトキーイング復調装置。
前記ダイナミックラッチは、入力信号と閾値とが入力される入力トランジスタ部と、前記クロックに従って動作する正帰還部と、負荷容量部とを具備し、前記負荷容量部は固定容量と可変容量を備え、前記可変容量を変化させることにより前記クロックドコンパレータの閾値を調整する、請求項３に記載の振幅シフトキーイング復調装置。
前記クロックドコンパレータのＤＣオフセット電圧を検出し、当該ＤＣオフセット電圧を、前記クロックドコンパレータの閾値として設定する閾値制御手段を更に具備する、請求項１に記載の振幅シフトキーイング復調装置。
前記閾値制御手段からの出力をアナログ変換し、アナログ変換された結果を前記クロックドコンパレータに与えるアナログ変換手段を更に具備する、請求項５に記載の振幅シフトキーイング復調装置。
前記整流回路には所定のバイアス電圧が印加されている、請求項１に記載の振幅シフトキーイング復調装置。
直流電圧を出力するバイアス回路と、ゲート端子とソース端子との間に前記直流電圧のみが印加される第１のＭＯＳトランジスタと、ゲート端子とソース端子との間に前記直流電圧のみが印加されるとともにドレイン端子が前記第１のＭＯＳトランジスタのソース端子に接続された第２のＭＯＳトランジスタと、一端が前記第１のＭＯＳトランジスタのソース端子に接続され他端から交流信号が入力される結合キャパシタとを具備する整流回路に、前記バイアス電圧を所定のタイミングで供給させ、
前記整流回路によって整流された入力信号を閾値と比較して２値信号を出力するコンパレータを、前記所定のタイミングとは異なるタイミングで動作させる、
振幅シフトキーイング復調方法。