KR100570240B1

KR100570240B1 - 진폭 가변 기능을 가진 동조 회로, 및 무선 통신 장치용집적 회로

Info

Publication number: KR100570240B1
Application number: KR1020040004077A
Authority: KR
Inventors: 우메와까마사히로; 히로야야마모또; 세끼네게이따로; 효고아끼라; 모리지리게이지
Original assignee: 산요덴키가부시키가이샤
Priority date: 2003-01-24
Filing date: 2004-01-20
Publication date: 2006-04-12
Also published as: KR20040068480A; CN1518308A; US7171178B2; JP2004229076A; CN100499618C; TWI249310B; US20040198285A1; TW200414728A

Abstract

코일 및 컨덴서를 갖는 동조 회로의 공진 시에 있어서의 저항값을 변화시키기 위한 저항값 조정 소자가 코일 및 컨덴서에 병렬로 접속되며, 저항값 조정 소자에 의해 저항값을 변화시킴으로써, 동조 회로의 출력 신호의 진폭을 변화시킨다.

저항값 조정 소자, 동조 회로, 트랜지스터, 비교기, 교류 신호

Description

진폭 가변 기능을 가진 동조 회로, 및 무선 통신 장치용 집적 회로{TUNER HAVING VARIABLE AMPLITUDE AND INTEGRATED CIRCUIT FOR RADIO COMMUNICATION APPARATUS}

도 1은 본 발명의 일 실시 형태에 따른 진폭 가변 기능을 가진 동조 회로의 원리를 종래와 대비하여 도시하기 위한 도면.

도 2는 본 발명의 일 실시 형태에 따른 진폭 가변 기능을 가진 동조 회로의 회로도.

도 3은 본 발명의 일 실시 형태에 따른 AGC 기능을 가진 동조 회로의 회로도.

도 4는 도 3에 도시한 트랜지스터 구동용 디지털 회로의 각부의 신호의 상태를 도시하는 파형도.

도 5는 본 발명의 일 실시 형태에 따른 변형예의 원리도.

도 6은 본 발명의 일 실시 형태에 따른 진폭 가변 기능을 가진 동조 회로의 변형예를 도시하는 회로도.

도 7은 본 발명의 일 실시 형태에 따른 진폭 가변 기능을 가진 동조 회로에 대하여, 아날로그 구동 방식으로 한 경우의 부분 회로도.

도 8은 본 발명의 일 실시 형태에 따른 진폭 가변 기능을 가진 동조 회로를 차량용의 무선 도어 로크 리모콘 시스템에의 응용한 예를 도시하는 블록도.

도 9는 종래의 진폭 가변 기능을 가진 동조 회로를 도시하는 회로도.

<도면의 주요 부분에 대한 부호의 설명>

100 : 키

110 : 수신용 안테나부

120 : RFIC(통신 장치용 집적 회로)

123 : 검파 회로 DET

130 : 마이크로 컴퓨터

140 : 송신용 안테나부

200 : 차량

210 : 수신용 안테나부

220 : RFIC(통신 장치용 집적 회로)

230 : 마이크로 컴퓨터

240 : 송신용 안테나부

AMP : 증폭기

COMP : 비교기

FF : 플립플롭

본 발명은, 진폭 가변 기능을 가진 동조 회로 및 무선 통신 장치용 집적 회로에 관한 것이다.

예를 들면 ASK(Amplitude Shift Keying) 통신에서의 동조 회로 및 AGC(Automatic Gain Control) 회로의 일반적인 예를 도 9에 도시한다. 동조 회로는, 코일(인덕턴스) L1 및 컨덴서(용량) C1의 일단이 기준 전압 Vref에 접속된 LC 병렬 공진 회로로 구성되어 있다. AGC 회로는, 가변 증폭기(Variable Gain Amp), 정류 회로(REC), 및 비교기(COMP)로 구성된다. 가변 증폭기는, 동조 회로로부터의 AC 신호의 진폭을 조정하여 출력 단자 OUT로 출력한다. 이 출력 단자 OUT에는, 증폭기나 검파 회로 및 파형 정형 회로 등이 접속되어, 진폭 조정된 AC 신호가 처리된다(예를 들면, 일본 특개평10-23084호 공보).

가변 증폭기에서의 AC(교류) 신호의 증폭율은, 정류 회로 및 비교기로 결정된다. 즉, 정류 회로에 의해 AC 신호의 진폭을 평활화하여 DC 신호로서 얻은 후, 이 DC 신호를 비교기에서 기준 전압 VAGC와 비교한다. 이 비교의 결과, 예를 들면 AC 신호의 진폭이 과대한 경우에는, 증폭율을 저하시키기 위한 출력을 비교기가 증폭기로 귀환시킨다. 이 결과, 과대한 AC 신호의 진폭을 억제하여, 항상 어느 일정한 출력 레벨을 유지하는 제어가 행해진다.

이러한 동조 회로 및 AGC 회로는, 예를 들면 원격 조작 시스템의 수신 장치에 이용된다. 이 원격 조작 시스템에는, 예를 들면, 차량이나 가옥 등의 도어의 개폐나 시정, 및 차량 엔진의 기동이나 정지 등, 다양한 용도가 있다.

예를 들면 AC 신호의 진폭이 큰 경우에는 자동 제어를 행하는 등의 AGC의 기능을 실현하는 데 있어서, 상술한 바와 같은 가변 증폭기 및 정류 회로를 포함하는 아날로그 제어계를 이용하면, 소비 전력(예를 들면 전류값으로 1㎂ 정도)이 크다. 이러한 소비 전력이 큰 회로에 대하여, 예를 들면 전지 구동형의 원격 조작 시스템의 수신 장치에 이용하면, 전지의 소모가 빨라지게 된다.

본 발명에 따른 진폭 가변 기능을 가진 동조 회로에서는, 코일 및 컨덴서를 갖는 동조 회로의 공진 시에 있어서의 저항값을 변화시키기 위한 저항값 조정 소자가 상기 코일 및 상기 컨덴서에 병렬로 접속되며, 상기 저항값 조정 소자로 상기 저항값을 변화시킴으로써, 상기 동조 회로의 출력 신호의 진폭을 변화시킨다.

따라서, 저항값 조정 소자로써 동조 회로의 저항값을 변화시킴으로써, 동조 회로의 출력 신호의 진폭을 변화시킬 수 있다. 따라서, 동조 회로의 감도를 높혀 미소한 출력 신호의 검출을 가능하게 하면서도, 출력 입력의 진폭이 과대하게 되어도 그 진폭을 억제할 수 있다. 즉, 폭넓은 다이내믹 범위에 대응할 수 있다.

또한, 상기 저항값 조정 소자는 트랜지스터로 구성되며, 상기 저항값을 변화시키기 위해 상기 트랜지스터의 제어 전극에의 인가 전압을 변화시킬 수 있다.

따라서, 동조 회로의 출력 신호의 진폭을 변화시키기는 데 있어서, 인가 전압에 따른 트랜지스터의 적당한 저항값으로써, 동조 회로의 저항값을 변화시킬 수 있다.

또한, 상기 저항값 조정 소자는 트랜지스터로 구성되며, 상기 저항값을 변화 시키기 위해, 상기 트랜지스터를 온 오프할 수 있다.

따라서, 동조 회로의 저항값을 변화시키는 트랜지스터를 온 오프하기 때문에, 디지털 제어가 가능하게 된다. 따라서, 그 제어계의 전력 소비에 대하여, 아날로그 제어계를 이용한 경우에 비해, 전력 소비를 저감할 수 있다. 특히, 본 발명의 회로가 전지 구동형의 제품에 채용된 경우, 용량이 제한된 전지의 소비 전력의 저감화를 도모할 수 있다.

또한, 상기 동조 회로의 상기 출력 신호의 상기 진폭이 자동 조정용 기준 진폭 레벨을 초과하면 출력을 변화시키는 비교기와, 상기 비교기의 상기 출력의 상기 변화에 따라, 상기 트랜지스터의 상기 제어 전극에의 상기 인가 전압을 변화시키기 위한 디지털 구동 신호를 출력하는 트랜지스터 구동용 디지털 회로로 구성되는 자동 조정 회로계를 더 포함할 수 있다.

따라서, 동조 회로의 진폭 가변 기능을 실현하는 데 있어서, 전압 구동 가능한 자동 조정 회로계를 구비한다. 이 결과, 종래의 아날로그 제어계를 이용한 경우에 비해, 전력 소비를 매우 저감할 수 있다. 특히, 본 발명의 회로가 전지 구동형의 제품에 채용된 경우, 용량이 한정된 전지의 소비 전력의 저감화를 도모할 수 있다.

또한, 상기 동조 회로를 구성하는 상기 코일 및 상기 컨덴서의 일단에 대하여 소정의 기준 전압이 인가됨과 함께, 상기 동조 회로로 공진된 상기 교류 신호가 상기 코일 및 상기 컨덴서의 타단으로부터 출력되게 할 수 있다.

또한, 상기 동조 회로를 구성하는 상기 코일 및 상기 컨덴서의 일단이 접지 됨과 함께, 상기 동조 회로로 공진된 상기 교류 신호가 상기 코일 및 상기 컨덴서의 타단으로부터 출력되게 할 수 있다.

본 발명에 따른 무선 통신 장치용 집적 회로에서는, 상술한 진폭 가변 기능을 가진 동조 회로에서의 상기 저항값 조정 소자 및 상기 자동 조정 회로계를 포함한다.

[원리]

본 실시 형태에 따른 진폭 가변 기능을 가진 동조 회로의 원리도를 도 1에 도시한다. 이 동조 회로는, 예를 들면 통신 시스템의 송수신 장치에서의 안테나에 이용된다. 도 1의 회로도에 도시한 바와 같이, 동조 회로를 구성하는 LC 병렬 공진 회로에서의 코일 L1 및 컨덴서 C1(도 1의 상단의 회로도)에 대하여, 저항값 조정 소자 R'이 병렬로 접속된다(도 1의 하단의 회로도). 이 저항값 조정 소자 R'은, 그 자체로 저항값(편의상, 이 저항값을 R'로 함)을 갖고 있으며, 동조 회로의 공진 시에 있어서의 저항 성분의 값(저항값) R0을 변화시킨다. 저항값 조정 소자 R'이 접속되어 있지 않은 동조 회로는, 원래부터, 공진 시에 있어서의 저항 성분 R의 값을 갖고 있다(도 1의 중단(中段)의 회로도). 이 외에 저항값 조정 소자 R'이 접속된 동조 회로의 저항값 R0은 (1/R+1/R')의 역수로 표시된다.

이와 같이, 동조 회로의 저항값 R0을 변화시킴으로써, Q= R0/(ωL1)의 식(ω은 각속도, L1은 코일 L1의 인덕턴스의 값)에 기초하여, 동조 회로의 Q값을 변화시킨다. 이 Q값의 변화에 의해, 동조 회로의 출력 신호의 진폭 레벨을 변화시킬 수 있다. 또한, Q값이란 동조 회로의 특성을 나타내는 선택도이다.

저항값 조정 소자 R'의 저항값 R'은 플러스의 값을 갖기 때문에, 저항값 조정 소자 R'이 접속된 동조 회로의 저항값 R0은, 저항값 조정 소자 R'이 접속되어 있지 않은 경우의 저항값 R에 비해 작아진다. 이 동조 회로의 저항값 R0이 작아지는 것에 수반하여, Q값이 작아지는 결과, 과대한 AC 신호의 진폭을 억제하는 제어를 행할 수 있다.

[실시예]

상술한 도 1에 도시한 회로의 일 실시예를 도 2의 회로도에 도시한다. 도 1의 저항값 조정 소자 R'을 트랜지스터 MP0으로 구성한다. 이 실시예에서는, 트랜지스터 MP0을 p형 채널 MOSFET로 구성한다. 그리고, 동조 회로인 LC 병렬 공진 회로를 구성하는 코일 L1 및 컨덴서 C1의 일단(도면 좌측)에 대하여, 기준 전압 Vref(예를 들면 3V)를 인가한다. 이 LC 병렬 공진 회로로 공진된 AC 신호가 코일 L1 및 컨덴서 C1의 출력 단자(타단) OUT로부터 출력된다.

그리고, 트랜지스터 MP0의 게이트(제어 전극)에의 인가 전압을 변화시킴으로써, 상술한 동조 회로의 저항값 R0을 변화시킨다. 이 트랜지스터 MP0의 게이트에의 인가 전압을 변화시키는데 있어서, 트랜지스터 MP0을 스위칭 소자로 하는 디지털 구동 방식과, 온과 오프 사이의 중간 상태로 구동하는 아날로그 구동 방식의 2가지의 방식이 있다. 예를 들면 이산적인 아날로그 구동 방식에 대해서는, 트랜지스터 MP0에의 인가 전압을 0V(온 전압) 내지 5V(오프 전압)의 범위(예를 들면 1V, 2V, 3V 등)의 값을 설정한다. 이렇게 함으로써, 트랜지스터 MP0의 드레인과 소스 사이에서, 복수의 이산적인 저항값이 얻어진다. 이 복수의 이산적인 저항값에 따 른 정밀한 AC 신호의 진폭 레벨의 제어를 행할 수 있다.

다음으로, 트랜지스터 MP0을 스위칭 소자로 하여 온 오프 구동하는 디지털 구동 방식에 대하여 설명한다. 즉, 트랜지스터 MP0에 대하여, 그 게이트의 인가 전압을 0V(온 전압) 혹은 5V(오프 전압) 중 어느 하나로 한다. 예를 들면, 트랜지스터 MP0이 온함으로써, 동조 회로의 저항값이 변화되어, 출력 단자 OUT로부터의 AC 신호의 진폭 레벨을 조정할 수 있다.

다음으로, 도 2에 도시한 동조 회로에 대하여, AGC 회로계(자동 조정 회로계)를 부가함으로써, AGC 기능을 가진 동조 회로를 실현하는 예에 대하여, 도 3을 참조하여 설명한다. 동조 회로에 대하여 접속되는 AGC 회로계는, 레벨 시프트 회로(도면에서, Level Shift Circuit), 히스테리시스 비교기(도면에서, Hysteresis Comparater), 및 트랜지스터 구동용 디지털 회로를 구비한다.

본 발명에서는, 도 1을 참조하여 설명한 진폭 가변의 원리에 의해, 도 9에 도시한 종래의 회로와 같은 가변 증폭기 및 정류 회로의 아날로그 회로계를 이용하지 않아도 된다. 이 때문에, 전력 소비를 매우 저감할 수 있다.

우선 AGC 회로계의 기능에 대하여 설명한다. 히스테리시스 비교기는, 동조 회로로부터의 AC 신호(출력 신호)의 진폭이 자동 조정용의 기준 진폭 레벨 이상으로 되면 출력을 변화시킨다. 이 히스테리시스 비교기의 출력의 변화에 따라, 트랜지스터 구동용 디지털 회로는, 트랜지스터 MP0의 게이트에의 인가 전압을 변화시키기 위한 디지털 구동 신호 VAGC를 출력한다.

레벨 시프트 회로는, 동조 회로로부터의 AC 신호를 히스테리시스 비교기에 입력시키는 데 있어서, AC 신호의 직류 레벨을 시프트하여, 양자의 직류 레벨의 정합성을 취하는 기능을 갖는다. 즉, 본 실시예에서는, 3V의 기준 전압 Vref가 동조 회로에 인가된다. 이 때문에, 트랜지스터 MP0을 온시켜 저항값이 변화되면, 3V 정도의 직류 전압에 중첩하는 AC 신호가 동조 회로로부터 출력된다. 레벨 시프트 회로는, 동조 회로로부터의 3V 정도의 직류 성분에 대하여, 히스테리시스 비교기가 동작하는 데 충분한 직류 레벨 시프트시킨다. 또한, 히스테리시스 비교기에서의 비교 기준이 되는 자동 조정용의 기준 진폭 레벨의 중심 전압도 맞춰 생성한다.

계속해서, 레벨 시프트 회로, 히스테리시스 비교기, 및 트랜지스터 구동용 디지털 회로의 구체적인 회로 구성에 대하여 설명한다. 우선, 레벨 시프트 회로는, 전류 미러 회로를 포함하는 레벨 시프트 회로로 구성된다. 도 3에 도시한 바와 같이, 레벨 시프트 회로는, 레벨 시프트 본래의 기능을 발휘하는 레벨 시프터부와, 전류 미러 회로부로 구성된다.

레벨 시프터부는, 트랜지스터(n형 채널 MSFET) MN1과, 트랜지스터(n형 채널 MOSFET) MN2와, 트랜지스터(n형 채널 MOSFET) MN3과, 트랜지스터(n형 채널 MOSFET) MN4로 구성된다. 트랜지스터 MN2의 게이트에는, 동조 회로로부터의 AC 신호가 입력된다. 트랜지스터 MN4는, 드레인과 게이트가 접속되어 있으며, 다이오드(저항 성분)로서 기능한다.

전류 미러 회로부는, 정전류 I1을 공급하는 정전류원과, 트랜지스터(n형 채널 MOSFET) MN5로 구성된다. 정전류원이 공급하는 정전류 I1은, 히스테리시스 비교기의 반전 입력 단자에 인가되는 기준 전압(자동 조정용의 기준 진폭 레벨)의 원 천이 된다. 트랜지스터 MN5의 드레인과 게이트는, 상호 접속됨과 함께, 트랜지스터 MN3의 게이트에 접속된다. 이 트랜지스터 MN3의 게이트는, 레벨 시프터부의 트랜지스터 MN1의 게이트에도 접속되어 있음과 함께, 트랜지스터 MN3의 드레인은 트랜지스터 MN4의 소스에 접속된다. 또한, 트랜지스터 MN2 및 트랜지스터 MN4의 양방에 대하여 정합성을 취하여, 양자의 소스의 직류 전압이 모두 동일하게 되도록 설정한다. 도 3의 회로예에서는, 트랜지스터 MN2와 트랜지스터 MN4의 게이트 소스간 전압 VGS만큼 3V로부터 저하된 직류 레벨이 트랜지스터 MN2 및 트랜지스터 MN4의 소스에 생성된다.

이러한 구성의 레벨 시프트 회로에서, 트랜지스터 MN2의 소스가 히스테리시스 비교기의 비반전 입력 단자(+)에 접속되는 한편, 트랜지스터 MN4의 소스가 히스테리시스 비교기의 반전 입력 단자(-)에 접속된다. 따라서, 이 히스테리시스 비교기의 비반전 입력 단자 및 반전 입력 단자의 양방에는, 모두 동일한 3V-VGS의 직류 전압이 인가된다. 즉, 히스테리시스 비교기의 반전 입력 단자에는, 직류만이 인가되며, 히스테리시스 비교기는, 이 직류 레벨을 중심으로 높은 측과 낮은 측에 기준 전압(자동 조정용의 기준 진폭 레벨)을 갖는다. 한편, 히스테리시스 비교기의 비반전 입력 단자에는, 동조 회로로부터의 AC 신호에 대하여 직류 레벨이 3V-VGS로 레벨 시프트된 신호가 입력된다. 즉, 히스테리시스 비교기는, AC 신호의 진폭과 기준 전압을 비교하여, AC 신호의 진폭이 기준 전압을 초과하면 "L"로부터 "H"로 출력을 변화시킨다. 이 히스테리시스 비교기의 출력은 트랜지스터 구동용 디지털 회로로 출력된다.

트랜지스터 구동용 디지털 회로는, 히스테리시스 비교기의 출력의 변화에 따라, 트랜지스터 MP0의 게이트에의 인가 전압을 변화시키기 위한 디지털 구동 신호를 출력한다. 이 트랜지스터 구동용 디지털 회로는, 전압 구동형의 회로로서, 리세트를 가진 D형 플립플롭 회로 FD2, 2개의 NOR 회로 NR1, NR2로 구성되는 RSFF(세트 리세트 플립플롭) 회로, 및 NAND 회로 ND1을 구비한다.

D형 플립플롭 회로 FD2의 클럭 단자 C에는, 히스테리시스 비교기의 출력이 인가된다. 이 D형 플립플롭 회로 FD2에 대하여, 데이터 단자 D에는 전원 VCC가 접속되며, 출력 단자 Q에는 NOR 회로 NR1의 한쪽의 입력 단자(리세트 단자)가 접속된다. 또한, D형 플립플롭 회로 FD2의 리세트 단자 RN에는 리세트 단자 RESET가 접속된다. 이 리세트 단자 RESET는, NAND 회로 ND1의 한쪽의 입력 단자에도 반전 접속된다. 이 NAND 회로 ND1에 대하여, 그 다른쪽의 입력 단자에는 전원 VCC가 접속되며, 그 출력 단자는, RSFF 회로의 NOR 회로 NR2의 한쪽의 입력 단자(세트 단자)에 접속된다. 또한, 이 NAND 회로 ND1은, 인버터의 기능을 발휘하는 다른 대체 수단도 적용 가능하다. 또한, 이 RSFF 회로는, 잘 알려진 바와 같이, 2개의 NOR 회로 NR1, NR2를 이용한 기본적인 구성이다. NOR 회로 NR1의 출력 단자로부터 디지털 구동 신호 VAGC가 출력된다. 또한, 이 RSFF 회로는 리세트형의 D형 플립플롭 회로이어도 된다.

이러한 구성의 트랜지스터 구동용 디지털 회로를 중심으로 AGC 동작에 대하여, 도 4에 도시한 파형도를 참조하여 설명한다. 우선, 도 4에서의 시각 T0까지의 시점, 즉, 동조 회로로부터의 레벨 시프트된 AC 신호가 히스테리시스 비교기에 입 력되어 있지 않은 상태(리세트 상태)에서의 각 신호의 상태에 대하여 설명한다. 히스테리시스 비교기의 출력(도 3 및 도 4에서 "C"의 파형), D형 플립플롭 회로 FD2의 출력(도 3 및 도 4에서 "Q"의 파형), 및 NAND 회로 ND1의 출력(도 3 및 도 4에서 "NAND 회로 ND1의 출력"의 파형)은 "L"의 상태이다. 한편, NOR 회로 NR1의 출력(디지털 구동 신호 VAGC, 도 3 및 도 4에서 "VAGC"의 파형), 및 리세트 단자 RESET에의 인가 전압(도 3 및 도 4에서, "RESET"의 파형)은 "H"의 상태이다.

그리고, 도 4에서의 시각 T0의 시점 이후, 동조 회로로부터 AC 신호가, 레벨 시프트되어 히스테리시스 비교기에 입력되며, 이 AC 신호의 진폭이 과대한 경우에 대해 설명한다. 히스테리시스 비교기에 진폭이 과대한 AC 신호가 입력되고 나서 최초의 수ms의 시간 내(시각 T0 내지 T1)에서, 히스테리시스 비교기는, 그 비반전 입력 단자에의 입력 레벨이 반전 입력 단자에의 기준 전압보다 크게 됨으로써, 그 출력 C는 "L"로부터 "H"로 변화된다. 그렇게 하면, D형 플립플롭 회로 FD2의 출력 Q는 반전되어 "H"의 상태로 됨과 함께, RSFF 회로가 리세트되며, 디지털 구동 신호 VAGC도 반전되어 "L"의 상태로 된다. 이 결과, 트랜지스터 MP0이 온으로 되어, 상술한 바와 같이, 동조 회로에 대한 AGC가 기능하여, AC 신호의 진폭이 억제되어 간다.

또한, 리세트 단자 RESET에의 인가 전압에 대하여, "H"의 상태를 유지한다. 이에 의해, 디지털 구동 신호 VAGC의 "L"의 상태를 유지하고, 저항값 조정 소자가 되는 트랜지스터 MP0의 온 상태를 유지(홀드)할 수 있어, AGC 동작이 중단되는 것을 방지할 수 있다.

그 후, AGC 동작을 중단하고, 각 부의 신호 상태를 초기화하는 경우에는, 리세트 단자 RESET에 "L"의 리세트용 펄스 신호를 인가한다(시각 T2). 그렇게 하면, D형 플립플롭 회로 FD2의 출력 Q가 "L"의 상태로 되돌아간다. 동시에, NAND 회로 ND1의 출력도 리세트용 펄스 신호에 맞춰 "H"의 펄스 신호를 출력한다. 이 펄스 신호의 상승에 맞춰, RSFF 회로가 세트되며, 디지털 구동 신호 VAGC도 반전되어 "H"의 상태로 된다. 이 결과, 트랜지스터 MP0이 오프로 되어, 상술한 바와 같이, 동조 회로에 대한 AGC 동작이 정지한다.

또한, 도 3의 RSFF 회로에 대하여, 리세트를 가진 D형 플립플롭 회로가 적용 가능하며, 그 출력을 VAGC로 해도 마찬가지의 동작이 얻어진다.

[다른 변형예]

상술한 도 1 내지 도 4를 참조하여 설명한 실시예의 변형예에 대하여, 도 5 및 도 6에 도시하고, 변형 내용을 설명한다. 즉, 도 5에 도시한 바와 같이, 상술한 도 1의 저항값 조정 소자 R'을 n형 채널 MOSFET로 이루어지는 트랜지스터 MN0으로 구성한다. 그리고, 동조 회로가 되는 LC 병렬 공진 회로를 구성하는 코일 L1 및 컨덴서 C1의 일단(도면 좌측)을 접지(GND 접속)한다. 이 LC 병렬 공진 회로로 공진된 AC 신호가 코일 L1 및 컨덴서 C1의 출력 단자(타단) OUT로부터 출력된다.

저항값 조정 소자 R'을 n형 채널 MOSFET 트랜지스터 MN0으로 함과 함께, 코일 L1 및 컨덴서 C1의 일단을 접지한 변형에 의해, 도 6에 도시한 바와 같이, 레벨 시프트 회로는, 레벨 시프터부가 트랜지스터(p형 채널 MOSFET) MP1과 트랜지스터(p형 채널 MOSFET) MP2와 트랜지스터(p형 채널 MOSFET) MP3과 트랜지스터(p형 채널 MOSFET) MP4로 구성된다. 전류 미러 회로부는, 정전류 I1을 공급하는 정전류원과, 트랜지스터(p형 채널 MOSFET) MP5로 구성된다. 트랜지스터 MP5의 드레인과 게이트는, 상호 접속됨과 함께, 트랜지스터 MP1과 MP3의 게이트에 접속된다. 따라서, MP2와 MP4는, 양방에 대하여 정합성을 취함으로써, 양자의 직류 전압이 모두 동일하게 되도록 설정된다. 도 6의 회로예에서는, MP2와 MP4의 게이트 소스간 전압 VGS만큼 GND보다 높은 직류 레벨이 MP2와 MP4의 소스에 생성된다.

또한, 디지털 구동 신호 VAGC를 출력하는 RSFF 회로의 접속 관계가 도 3의 경우와 비교하여 변경되게 된다. 이 RSFF 회로는 잘 알려진 기본적인 구성 및 접속 상태이다. 즉, 도 6에서, RSFF 회로의 NOR 회로 NR1의 한쪽의 입력 단자를 NAND 회로 ND1의 출력 단자와 접속함과 함께, RSFF 회로의 NOR 회로 NR2의 한쪽의 입력 단자를 D형 플립플롭 회로 FD2의 Q단자와 접속한다. 즉, D형 플립플롭 회로 FD2의 출력 Q가 "H"로 되면, RSFF 회로는 세트되며, "H" 상태의 디지털 구동 신호 VAGC를 출력한다.

이 도 6에 도시한 회로 동작은, 상술한 도 3의 경우와 마찬가지이다. 즉, 동조 회로로 공진된 AC 신호가, 레벨 시프트 회로에 의해, 히스테리시스 비교기에 전달된다. 이 AC 신호의 진폭 레벨이 과대해져, 기준 전압(자동 조정용의 기준 진폭 레벨)을 초과하면, 히스테리시스 비교기의 출력이 "L"로부터 "H"로 변화된다. 그 결과, RSFF 회로로부터의 디지털 구동 신호 VAGC가 "L"로부터 "H"로 변화되고, 트랜지스터 MN0이 온 상태로 되어, AGC 동작이 개시된다.

또한, AGC 동작을 중단하고, 각 부의 신호 상태를 초기화하는 경우에는, 리 세트 단자 RESET에 인가되어 있는 신호의 상태를 "H"로부터 "L"로 변화시킨다.

여기서, 상술한 이산적인 아날로그 구동 방식의 구체예에 대하여 설명한다. 상술한 도 3이나 도 6에서, 트랜지스터 MP0, MN0에의 인가 전압(구동 신호 VAGC)에 대하여, 예를 들면 1V, 2V, 3V의 복수값을 설정한다. 즉, 상술한 도 3이나 도 6에서, 도 7에 도시한 바와 같이, 복수단의 히스테리시스 비교기 CMP1, CMP2, CMP3에 병렬로 접속됨과 함께, 각 히스테리시스 비교기 CMP1 내지 CMP3에 대응하여 RS형 플립플롭 회로 RSFF1, RSFF2, RSFF3을 접속하여 복수단의 구성으로 한다. 이들 RS형 플립플롭 회로 RSFF1 내지 RSFF3의 출력 단자는 디코더에 접속된다. 이 디코더로부터 구동 신호 VAGC가 출력된다.

히스테리시스 비교기 CMP1의 반전 입력 단자에는, 구동 신호 VAGC를 생성하기 위한 기준 전압 Vref1이 설정된다. 히스테리시스 비교기 CMP2의 반전 입력 단자에는, 2V의 구동 신호 VAGC를 생성하기 위한 기준 전압 Vref2가 설정된다. 히스테리시스 비교기 CMP3의 반전 입력 단자에는, 1V의 구동 신호 VAGC를 생성하기 위한 기준 전압 Vref3이 설정된다.

각 히스테리시스 비교기 CMP1 내지 CMP3에 대하여, 그 각 비반전 입력 단자에는, 상술한 레벨 시프트 회로(도면에서, Level Shift Circuit)로부터의 출력이 인가되며, 각 기준 전압 Vref1 내지 Vref3과 비교한 결과를 출력한다. 이들 각 히스테리시스 비교기 CMP1 내지 CMP3의 출력에 따라, 각 RS형 플립플롭 회로 RSFF1 내지 RSFF3은 3비트의 데이터(4치 : HHH, HHL, HLL, LLL)를 디코더로 출력한다. 이 디코더는, 3비트의 데이터에 따라 일의적으로 정해지는 구동 신호 VAGC(1V, 2V, 3V 중 어느 하나)를 생성하여 트랜지스터 MP0, MN0으로 출력한다.

또한, 도 6의 RSFF 회로에 대하여, 리세트를 가진 D형 플립플롭 회로가 적용 가능하며, 그 출력을 VAGC로 해도 마찬가지의 동작이 얻어진다.

[원격 조작 시스템에의 응용예]

상술한 실시예 및 변형예로 설명한 진폭 가변 기능을 가진 동조 회로의 응용예에 대하여, 도 8을 참조하여 설명한다. 이 응용예에서는, 키(100) 및 차량(200)용의 예를 들면 무선 도어 로크(혹은, 엔진의 스타트 및 스톱) 리모콘 시스템(양방향 통신형 키리스 엔트리 시스템)에서, 본원 발명을 적용하고 있다.

키(100)에는, 수신용 안테나부(110), 무선 통신 장치용 집적 회로가 되는 RF(Radio Frequency) IC(Integrated Circuit)(120), 마이크로 컴퓨터(130), 및 LC 발진 회로로 구성되는 송신용 안테나부(140)를 구비한다. 수신용 안테나부(110)는, 상술한 본 발명에 따른 도 3이나 도 6에서의 코일 L1 및 컨덴서 C1을 구비하는 동조 회로이다. RFIC(120)는, 상술한 본 발명에 따른 도 3이나 도 6에서의 AGC 회로계 외에 트랜지스터 MP0, MN0을 포함한 AGC를 구비한다. 이 외에, RFIC(120)는, 잘 알려진 바와 같이, AGC로부터의 AC 신호를 증폭하는 증폭기 AMP, 검파 회로 DET, 비교기 COMP, 및 플립플롭 FF를 구비한다. 이 플립플롭 FF로부터의 출력 신호를 마이크로 컴퓨터(130)가 처리한다. 그리고, 이 마이크로 컴퓨터(130)의 데이터 출력 단자 DATAOUT로부터 송신용 안테나부(140)를 통해 ASK 송신 혹은 FSK(Frequency Shift Keying) 송신을 실행한다.

한편, 차량(200)측에는, 수신용 안테나부(210), RFIC(220), 마이크로 컴퓨터(230) 및 송신용 안테나부(240)로 구성된다. 각 구성 요소(210 내지 240)는, 키(100)의 수신용 안테나부(110), RFIC(120), 마이크로 컴퓨터(130) 및 송신용 안테나부(140)와 마찬가지로 구성되며, 키(100)측과 통신 처리를 실행한다.

[기타]

본 발명의 저항값 조정 소자와 동등한 기능을 갖는 대체적인 회로 등의 균등물도, 본원 발명의 기술적 범위에 포함된다.

저항값 조정 소자로써 동조 회로의 저항값을 변화시킴으로써, 동조 회로의 출력 신호의 진폭을 변화시킨다. 따라서, 동조 회로의 감도를 향상시켜 미소한 출력 신호의 검출을 가능하게 하면서도, 출력 입력의 진폭이 과대하게 되어도 그 진폭을 억제할 수 있다. 즉, 폭넓은 다이내믹 범위에 대응할 수 있다.

또한, 동조 회로의 진폭 가변 기능을 실현하는 데 있어서, 전압 구동 가능한 자동 조정 회로계를 구비하는 것으로 한 경우에는, 종래의 아날로그 제어계를 이용한 경우에 비해, 전력 소비를 매우 저감할 수 있다. 특히, 본 발명의 회로가 전지 구동형의 제품에 채용된 경우, 용량이 한정된 전지의 소비 전력의 저감화를 도모할 수 있다.

Claims

삭제
코일 및 컨덴서를 갖는 동조 회로의 공진 시에 있어서의 저항값을 변화시키기 위한 저항값 조정 소자가 상기 코일 및 상기 컨덴서에 병렬로 접속되며,

상기 저항값 조정 소자로 상기 저항값을 변화시킴으로써, 상기 동조 회로의 출력 신호의 진폭을 변화시키고,

상기 저항값 조정 소자는 트랜지스터로 구성되며, 상기 저항값을 변화시키기 위해, 상기 트랜지스터의 제어 전극에의 인가 전압을 변화시키는 것을 특징으로 하는 진폭 가변 기능을 가진 동조 회로.
제2항에 있어서,

상기 저항값 조정 소자는 트랜지스터로 구성되며, 상기 저항값을 변화시키기 위해, 상기 트랜지스터를 온 오프하는 것을 특징으로 하는 진폭 가변 기능을 가진 동조 회로.
제3항에 있어서,

상기 동조 회로의 상기 출력 신호의 상기 진폭이 자동 조정용 기준 진폭 레 벨을 초과하면 출력을 변화시키는 비교기와,

상기 비교기의 상기 출력의 상기 변화에 따라, 상기 트랜지스터의 상기 제어 전극에의 상기 인가 전압을 변화시키기 위한 디지털 구동 신호를 출력하는 트랜지스터 구동용 디지털 회로

로 구성되는 자동 조정 회로계를 더 포함하는 것을 특징으로 하는 진폭 가변 기능을 가진 동조 회로.
제2항 내지 제4항 중 어느 한 항에 있어서,

상기 동조 회로를 구성하는 상기 코일 및 상기 컨덴서의 일단에 대하여 소정의 기준 전압이 인가됨과 함께,

상기 동조 회로로 공진된 상기 교류 신호가 상기 코일 및 상기 컨덴서의 타단으로부터 출력되는 것을 특징으로 하는 진폭 가변 기능을 가진 동조 회로.
제2항 내지 제4항 중 어느 한 항에 있어서,

상기 동조 회로를 구성하는 상기 코일 및 상기 컨덴서의 일단이 접지됨과 함께,

상기 동조 회로로 공진된 상기 교류 신호가 상기 코일 및 상기 컨덴서의 타단으로부터 출력되는 것을 특징으로 하는 진폭 가변 기능을 가진 동조 회로.
제6항에 기재된 진폭 가변 기능을 가진 동조 회로에서의 상기 저항값 조정 소자 및 상기 자동 조정 회로계를 포함하는 무선 통신 장치용 집적 회로.