JP4289148B2 - 振幅減衰機能付き同調回路、及び無線通信装置用集積回路 - Google Patents

Description

本発明は、振幅減衰機能付き同調回路、及び無線通信装置用集積回路に関する。

例えばＡＳＫ（Amplitude Shift Keying）通信における同調回路及びＡＧＣ（Automatic Gain Control）回路の一般的な例を図２２に示す。同調回路は、コイル（インダクタンス）Ｌ１及びコンデンサ（容量）Ｃ１の一端が基準電圧Ｖｒｅｆに接続されたＬＣ並列共振回路で構成されている。ＡＧＣ回路は、可変増幅器（Variable Gain Amp）、整流回路（REC）、及び比較器（COMP）で構成される。可変増幅器は、同調回路からのＡＣ信号の振幅を調整して出力端子ＯＵＴへ出力する。この出力端子ＯＵＴには、増幅器や検波回路及び波形整形回路等が接続され、振幅調整されたＡＣ信号が処理される（例えば、特許文献１参照。）。

可変増幅器におけるＡＣ（交流）信号の増幅率は、整流回路及び比較器で決定される。すなわち、整流回路によりＡＣ信号の振幅を平滑化してＤＣ信号として得た後、このＤＣ信号をコンパレータで基準電圧ＶＡＧＣと比較する。この比較の結果、例えばＡＣ信号の振幅が過大な場合には、増幅率を低下させるための出力をコンパレータが増幅器へ帰還させる。この結果、過大なＡＣ信号の振幅を抑え、常にある一定の出力レベルを維持する制御が行われる。

このような同調回路及びＡＧＣ回路は、例えば遠隔操作システムの受信装置に用いられる。この遠隔操作システムには、例えば、車両や家屋等のドアの開閉や施錠、及び車両のエンジンの起動や停止等、種々の用途がある。
特開平１０−２３０８４号公報

例えばＡＣ信号の振幅が大きい場合に下げる自動制御を行う等のＡＧＣの機能を実現するにあたり、前述したような可変増幅器及び整流回路を含むアナログ制御系を用いると、消費電力（例えば電流値で１μＡ程度）が大きい。このような消費電力の大きい回路について、例えば電池駆動型の遠隔操作システムの受信装置に用いると、電池の消耗が早くなってしまう。

本発明に係る振幅減衰機能付き同調回路では、コイル及びコンデンサを有する同調回路の共振時における抵抗値を変化させるためのトランジスタが前記コイル及び前記コンデンサに並列に接続され、前記トランジスタのオンオフで前記抵抗値を変化させることにより、前記同調回路の出力信号の振幅を変化させるのであって、前記同調回路の前記出力信号の前記振幅が自動調整用基準振幅レベルを超えると出力を変化させるコンパレータと、前記コンパレータの前記出力の前記変化に応じ、前記トランジスタの前記制御電極への前記印加電圧を変化させるためのデジタル駆動信号を出力するトランジスタ駆動用デジタル回路と、で構成される自動調整回路系を備えるとともに、
前記トランジスタ及び前記トランジスタ駆動用デジタル回路の組を複数段有し、前段の前記組について、前記トランジスタ駆動用デジタル回路からの前記デジタル駆動信号により前記トランジスタがオンしても、前記同調回路の前記出力信号の前記振幅が前記自動調整用基準振幅レベルを超えている場合に、
次段の前記組について、前記トランジスタ駆動用デジタル回路からの前記デジタル駆動信号により前記トランジスタをオンさせることにより、前記同調回路の前記出力信号の前記振幅を減衰させる。

したがって、前記トランジスタ及び前記トランジスタ駆動用デジタル回路の組が複数段ある。そして、前段の組において、同調回路の出力信号の振幅が自動調整用基準振幅レベルを超えている場合、次段の組において、トランジスタをオンさせることにより、同調回路の出力信号の振幅を減衰させる。したがって、組単位で、順次、同調回路の出力信号の振幅を減衰させることができるため、余分にＡＧＣ回路を内部に設けることなく、例えばＡＳＫ変調に十分必要な所望の範囲まで振幅を減衰させることができる。このとき、余分ばＡＧＣ回路を内部に設けないため、消費電力を低減できると共に回路規模の縮小化が図れる。

また、抵抗値調整回路でもって同調回路の抵抗値を変化させることにより、同調回路の出力信号の振幅を変化させることができる。したがって、同調回路の感度を上げて微小な出力信号の検出を可能としながらも、出力入力の振幅が過大となってもその振幅を抑制できる。すなわち、幅広いダイナミックレンジに対応できる。

さらに、同調回路の抵抗値を変化させるスイッチング素子をオンオフするので、デジタル制御が可能となる。よって、その制御系の電力消費について、可変増幅器及び整流回路を含むアナログ制御系を用いた場合に比し、本発明では、可変増幅器及び整流回路等を用いないため、電力消費を低減できる。特に、本発明の回路が電池駆動型の製品に採用された場合、容量の限られた電池の消費電力の低減化が図れる。

また、前記コンパレータの出力が変化する波形のエッジを検出すると、パルスを前記トランジスタ駆動用デジタル回路に出力するエッジ検出回路を備えることとできる。

よって、コンパレータがヒステリシス特性を有している場合、同調回路の出力信号の振幅が自動調整用基準振幅レベルの上限を超えた後、下限を割ることなく、当該振幅がこれら上限と下限の範囲に減衰すると、このコンパレータの出力は変化せず例えば”Ｈ”を維持してしまう。つまり、同調回路の出力信号の振幅が、自動調整用基準振幅レベルに収まっているにも関わらず、コンパレータの出力が当該レベルを超えたことを示す”Ｈ”が維持される格好となる。そこで、コンパレータの出力が”Ｈ”となる波形のエッジ（立ち上がり）をエッジ検出回路が検出すると、パルスを出力することにより、パルス出力の終了後、エッジ検出回路からトランジスタ駆動用デジタル回路への入力が”Ｌ”となり、当該入力が”Ｈ”の状態で維持されることを防止できる。以て、同調回路の出力信号の振幅が、自動調整用基準振幅レベル内に収まっているにも関わらず、コンパレータの出力が当該レベルを超えたとして、トランジスタ駆動用デジタル回路が誤ったデジタル駆動信号を出力することを防止できる。

さらに、前記コンパレータはヒステリシス特性を有することとできる。

さらにまた、前記次段の前記組における前記トランジスタ駆動用デジタル回路からの前記デジタル駆動信号の出力を許可するための出力許可信号を出力する遅延回路を備え、当該遅延回路は、前記前段の前記組における前記トランジスタ駆動用デジタル回路から出力される前記デジタル駆動信号に対して遅延した前記出力許可信号を出力することとできる。

よって、次段のデジタル駆動信号の出力許可信号を出力するにあたり、前段の組におけるトランジスタ駆動用デジタル回路から出力されるデジタル駆動信号に対し、遅延した当該出力許可信号を出力する。よって、トランジスタ駆動用デジタル回路から出力されるデジタル駆動信号が各段同時に出力されることなく、段毎に順次、当該デジタル駆動信号が出力される。したがって、確実に、順次、同調回路の出力信号の振幅を減衰させることができる。

また、前記同調回路を構成する前記コイル及び前記コンデンサの一端に対して所定の基準電圧が印加されるとともに、前記同調回路で共振された前記交流信号が前記コイル及び前記コンデンサの他端から出力されることとできる。

さらに、前記同調回路を構成する前記コイル及び前記コンデンサの一端が接地されるとともに、前記同調回路で共振された前記交流信号が前記コイル及び前記コンデンサの他端から出力されることとできる。

本発明に係る無線通信装置用集積回路では、振幅減衰機能付き同調回路における前記抵抗値調整素子及び前記自動調整回路系を含む。

前記トランジスタ及び前記トランジスタ駆動用デジタル回路の組が複数段ある。そして、前段の組において、同調回路の出力信号の振幅が自動調整用基準振幅レベルを超えている場合、次段の組において、トランジスタをオンさせることにより、同調回路の出力信号の振幅を減衰させる。したがって、組単位で、順次、同調回路の出力信号の振幅を減衰させることができるため、余分にＡＧＣ回路を内部に設けることなく、例えばＡＳＫ変調に十分必要な所望の範囲まで振幅を減衰させることができる。このとき、余分なＡＧＣ回路を内部に設けないため、消費電力を低減できると共に回路規模の縮小化が図れる。

また、抵抗値調整回路でもって同調回路の抵抗値を変化させることにより、同調回路の出力信号の振幅を変化させることができる。したがって、同調回路の感度を上げて微小な出力信号の検出を可能としながらも、出力入力の振幅が過大となってもその振幅を抑制できる。すなわち、幅広いダイナミックレンジに対応できる。

さらに、同調回路の抵抗値を変化させるスイッチング素子をオンオフするので、デジタル制御が可能となる。よって、その制御系の電力消費について、可変増幅器及び整流回路を含むアナログ制御系を用いた場合に比し、本発明では、可変増幅器及び整流回路等を用いないため、電力消費を低減できる。特に、本発明の回路が電池駆動型の製品に採用された場合、容量の限られた電池の消費電力の低減化が図れる。

＝＝＝原 理＝＝＝
本実施の形態に係る振幅減衰機能付き同調回路の原理を説明するための原理図を図１に示す。この同調回路は、例えば通信システムの送受信装置におけるアンテナに用いられる。図１の回路図に示すように、同調回路を構成するＬＣ並列共振回路におけるコイルＬ１及びコンデンサＣ１（図１の上段の回路図）に対し、抵抗値調整素子Ｒ’が並列に接続される（図１の下段の回路図）。この抵抗値調整素子Ｒ’は、それ自身で抵抗値（便宜上、この抵抗値をＲ’とする）を有しており、同調回路の共振時における抵抗成分の値（抵抗値）Ｒ０を変化させる。抵抗値調整素子Ｒ’が接続されていない同調回路は、もとより、共振時における抵抗成分Ｒの値を有している（図１の中段の回路図）。これに加えて抵抗値調整素子Ｒ’が接続された同調回路の抵抗値Ｒ０は、（１／Ｒ＋１／Ｒ’）の逆数で表される。このように、同調回路の抵抗値Ｒ０を変化させることにより、Ｑ＝Ｒ０／（ωＬ１）の式（ωは角速度，Ｌ１は、コイルＬ１のインダクタンスの値）に基づき、同調回路のＱ値を変化させる。このＱ値の変化により、同調回路の出力信号の振幅のレベルを変化させることができる。なお、Ｑ値とは、同調回路の特性を表す選択度である。

抵抗値調整素子Ｒ’の抵抗値Ｒ’は正の値を有するため、抵抗値調整素子Ｒ’が接続された同調回路の抵抗値Ｒ０は、抵抗値調整素子Ｒ’が接続されていない場合の抵抗値Ｒに比し、小さくなる。この同調回路の抵抗値Ｒ０が小さくなるに伴い、Ｑ値が小さくなる結果、過大なＡＣ信号の振幅を抑える制御を行える。

＝＝＝基本回路＝＝＝
前述した図１に示す回路について、原案となる基本回路を図２に示す。図１の抵抗値調整素子Ｒ’をトランジスタＭＰ０で構成する。この実施例では、トランジスタＭＰ０をｐ型チャネルＭＯＳＦＥＴで構成する。そして、同調回路たるＬＣ並列共振回路を構成するコイルＬ１及びコンデンサＣ１の一端（図面左側）に対し、基準電圧Ｖｒｅｆ（例えば３Ｖ）を印加する。このＬＣ並列共振回路で共振されたＡＣ信号がコイルＬ１及びコンデンサＣ１の出力端子（他端）ＯＵＴから出力される。

そして、トランジスタＭＰ０のゲート（制御電極）への印加電圧を変化させることにより、前述した同調回路の抵抗値Ｒ０を変化させる。このトランジスタＭＰ０のゲートへの印加電圧を変化させるにあたり、トランジスタＭＰ０をスイッチング素子とするデジタル駆動方式と、オンとオフとの間の中間状態で駆動するアナログ駆動方式の二通りの方式がある。例えば離散的なアナログ駆動方式については、トランジスタＭＰ０のゲートへの印加電圧を０Ｖ（オン電圧）乃至５Ｖ（オフ電圧）の範囲（例えば１Ｖ，２Ｖ，３Ｖ等）の値を設定する。このことで、トランジスタＭＰ０のドレインとソース間において、複数の離散的な抵抗値が得られる。この複数の離散的な抵抗値に応じた精密なＡＣ信号の振幅レベルの制御を行える。

次に、トランジスタＭＰ０をスイッチング素子としてオンオフ駆動するデジタル駆動方式について説明する。すなわち、トランジスタＭＰ０について、そのゲートへの印加電圧を０Ｖ（オン電圧）あるいは５Ｖ（オフ電圧）のいずれかとする。例えば、トランジスタＭＰ０がオンすることにより、同調回路の抵抗値が変化し、出力端子ＯＵＴからのＡＣ信号の振幅レベルを調整できる。

次に、図２に示す同調回路に対し、ＡＧＣ回路系（自動調整回路系）を付加することにより、ＡＧＣ機能付きの同調回路を実現する例について、図３を参照して説明する。同調回路に対して接続されるＡＧＣ回路系は、レベルシフト回路（図中、Level Shift Circuit）、ヒステリシスコンパレータ（図中、Hysteresis Comparater）、及びトランジスタ駆動用デジタル回路を備える。

本発明では、図１を参照して説明した振幅減衰の原理により、図２２に示す従来の回路のような可変増幅器及び整流回路のアナログ回路系を用いずに済む。このため、電力消費を格段に低減できる。

まずＡＧＣ回路系の機能について説明する。ヒステリシスコンパレータは、同調回路からのＡＣ信号（出力信号）の振幅が自動調整用の基準振幅レベル以上になると出力を変化させる。このヒステリシスコンパレータの出力の変化に応じ、トランジスタ駆動用デジタル回路は、トランジスタＭＰ０のゲートへの印加電圧を変化させるためのデジタル駆動信号ＶＡＧＣを出力する。

レベルシフト回路は、同調回路からのＡＣ信号をヒステリシスコンパレータに入力させるにあたり、ＡＣ信号の直流レベルをシフトし、両者の直流レベルの整合性を取る機能を有する。すなわち、本実施例では、３Ｖの基準電圧Ｖｒｅｆが同調回路に印加される。このため、トランジスタＭＰ０をオンさせて抵抗値が変化すると、３Ｖ程度の直流電圧に重畳するＡＣ信号が同調回路から出力される。レベルシフト回路は、同調回路からの３Ｖ程度の直流成分について、ヒステリシスコンパレータが動作するのに十分な直流レベルへシフトさせる。さらに、ヒステリシスコンパレータにおける比較基準となる自動調整用の基準振幅レベルの中心電圧も合わせて生成する。

次いで、レベルシフト回路、ヒステリシスコンパレータ、及びトランジスタ駆動用デジタル回路の具体的な回路構成について説明する。まず、レベルシフト回路は、カレントミラー回路を含むレベルシフト回路で構成される。図３に示すように、レベルシフト回路は、レベルシフト本来の機能を奏するレベルシフター部と、カレントミラー回路部で構成される。

レベルシフター部は、トランジスタ（ｎ型チャネルＭＯＳＦＥＴ）ＭＮ１と、トランジスタ（ｎ型チャネルＭＯＳＦＥＴ）ＭＮ２と、トランジスタ（ｎ型チャネルＭＯＳＦＥＴ）ＭＮ３と、トランジスタ（ｎ型チャネルＭＯＳＦＥＴ）ＭＮ４とで構成される。トランジスタＭＮ２のゲートには、同調回路からのＡＣ信号が入力される。トランジスタＭＮ４は、ドレインとゲートが接続されており、ダイオード（抵抗成分）として機能する。

カレントミラー回路部は、定電流Ｉ１を供給する定電流源と、トランジスタ（ｎ型チャネルＭＯＳＦＥＴ）ＭＮ５で構成される。定電流源が供給する定電流Ｉ１は、ヒステリシスコンパレータの反転入力端子に印加される基準電圧（自動調整用の基準振幅レベル）の源泉となる。トランジスタＭＮ５のドレインとゲートは、互いに接続されるとともに、トランジスタＭＮ３のゲートに接続される。このトランジスタＭＮ３のゲートは、レベルシフター部のトランジスタＭＮ１のゲートにも接続されているとともに、トランジスタＭＮ３のドレインは、トランジスタＭＮ４のソースに接続される。また、トランジスタＭＮ２及びトランジスタＭＮ４の双方について整合性を取り、両者のソースの直流電圧が共に等しくなるように設定する。図３の回路例では、トランジスタＭＮ２とトランジスタＭＮ４のゲートソース間電圧ＶGSだけ３Ｖより低下した直流レベルがトランジスタＭＮ２及びトランジスタＭＮ４のソースに生成される。

このような構成のレベルシフト回路において、トランジスタＭＮ２のソースがヒステリシスコンパレータの非反転入力端子（＋）に接続される一方、トランジスタＭＮ４のソースがヒステリシスコンパレータの反転入力端子（−）に接続される。よって、このヒステリシスコンパレータの非反転入力端子及び反転入力端子の双方には、共に等しい３Ｖ−ＶGSの直流電圧が印加される。すなわち、ヒステリシスコンパレータの反転入力端子には、直流のみが印加され、ヒステリシスコンパレータは、この直流レベルを中心に高い側と低い側に基準電圧（自動調整用の基準振幅レベル）を持つ。一方、ヒステリシスコンパレータの非反転入力端子には、同調回路からのＡＣ信号について直流レベルが３Ｖ−ＶGSにレベルシフトされた信号が入力される。すなわち、ヒステリシスコンパレータは、ＡＣ信号の振幅と基準電圧とを比較し、ＡＣ信号の振幅が基準電圧を超えると”Ｌ”から”Ｈ”へ出力を変化させる。このヒステリシスコンパレータの出力は、トランジスタ駆動用デジタル回路へ出力される。

トランジスタ駆動用デジタル回路は、ヒステリシスコンパレータの出力の変化に応じ、トランジスタＭＰ０のゲートへの印加電圧を変化させるためのデジタル駆動信号を出力する。このトランジスタ駆動用デジタル回路は、電圧駆動型の回路であり、リセット付Ｄ型フリップフロップ回路ＦＤ２、二つのＮＯＲ回路ＮＲ１，ＮＲ２で構成されるＲＳＦＦ（セットリセットフリップフロップ）回路、及びＮＡＮＤ回路ＮＤ１を備える。

Ｄ型フリップフロップ回路ＦＤ２のクロック端子Ｃには、ヒステリシスコンパレータの出力が印加される。このＤ型フリップフロップ回路ＦＤ２について、データ端子Ｄには電源ＶＤＤが接続され、出力端子ＱにはＮＯＲ回路ＮＲ１の一方の入力端子（リセット端子）が接続される。さらに、Ｄ型フリップフロップ回路ＦＤ２のリセット端子ＲＮにはリセット端子ＲＥＳＥＴが接続される。このリセット端子ＲＥＳＥＴは、ＮＡＮＤ回路ＮＤ１の一方の入力端子にも反転接続される。このＮＡＮＤ回路ＮＤ１について、その他方の入力端子には電源ＶＤＤが接続され、その出力端子は、ＲＳＦＦ回路のＮＯＲ回路ＮＲ２の一方の入力端子（セット端子）に接続される。また、このＮＡＮＤ回路ＮＤ１は、インバータの機能を奏する他の代替手段も適用可能である。なお、このＲＳＦＦ回路は、よく知られているように、二つのＮＯＲ回路ＮＲ１，ＮＲ２を用いた基本的な構成である。ＮＯＲ回路ＮＲ１の出力端子からデジタル駆動信号ＶＡＧＣが出力される。また、このＲＳＦＦ回路は、リセット型のＤ型フリップフロップ回路でもよい。

このような構成のトランジスタ駆動用デジタル回路を中心にＡＧＣ動作について、図４に示す波形図を参照して説明する。まず、図４における時刻Ｔ０までの時点、すなわち、同調回路からのレベルシフトされたＡＣ信号がヒステリシスコンパレータに入力されていない状態（リセット状態）における各信号の状態について述べる。ヒステリシスコンパレータの出力（図３及び図４中、”Ｃ”の波形）、Ｄ型フリップフロップ回路ＦＤ２の出力（図３及び図４中、”Ｑ”の波形）、及びＮＡＮＤ回路ＮＤ１の出力（図３及び図４中、”ＮＡＮＤ回路ＮＤ１の出力”の波形）は、”L”の状態である。一方、ＮＯＲ回路ＮＲ１の出力（デジタル駆動信号ＶＡＧＣ，図３及び図４中、”ＶＡＧＣ”の波形）、及びリセット端子ＲＥＳＥＴへの印加電圧（図３、及び図４中”ＲＥＳＥＴ”の波形）は”Ｈ”の状態である。

そして、図４における時刻Ｔ０の時点以降、同調回路からＡＣ信号が、レベルシフトされてヒステリシスコンパレータに入力され、このＡＣ信号の振幅が過大な場合について説明する。ヒステリシスコンパレータに振幅の過大なＡＣ信号が入力されてから最初の数ｍｓの時間内（時刻Ｔ０乃至Ｔ１）で、ヒステリシスコンパレータは、その非反転入力端子への入力レベルが反転入力端子への基準電圧より大となることにより、その出力Ｃは、”Ｌ”から”Ｈ”へ変化する。すると、Ｄ型フリップフロップ回路ＦＤ２の出力Ｑは反転し、”Ｈ”の状態となるとともに、ＲＳＦＦ回路がリセットされて、デジタル駆動信号ＶＡＧＣも反転して”L”の状態となる。この結果、トランジスタＭＰ０がオンとなり、前述したように、同調回路に対するＡＧＣが機能し、ＡＣ信号の振幅が抑えられていく。

なお、リセット端子ＲＥＳＥＴへの印加電圧について、”Ｈ”の状態を維持する。このことにより、デジタル駆動信号ＶＡＧＣの”L”の状態を維持し、抵抗値調整素子たるトランジスタＭＰ０のオン状態を維持（ホールド）でき、ＡＧＣ動作が中断してしまうことを防止できる。

その後、ＡＧＣ動作を中断し、各部の信号状態を初期化する場合には、リセット端子ＲＥＳＥＴに”Ｌ”のリセット用パルス信号を印加する（時刻Ｔ２）。すると、Ｄ型フリップフロップ回路ＦＤ２の出力Ｑが”Ｌ”の状態に戻る。同時に、ＮＡＮＤ回路ＮＤ１の出力もリセット用パルス信号に合わせて、”Ｈ”のパルス信号を出力する。このパルス信号の立ち上がりに合わせ、ＲＳＦＦ回路がセットされて、デジタル駆動信号ＶＡＧＣも反転して”Ｈ”の状態となる。この結果、トランジスタＭＰ０がオフとなり、前述したように、同調回路に対するＡＧＣ動作が停止する。

また、図３のＲＳＦＦ回路について、リセット付Ｄ型フリップフロップ回路が適用可能であり、その出力をＶＡＧＣとしても同様の動作が得られる。

前述した図１乃至図４を参照して説明した実施例の変形例について、図５及び図６に示し、変形内容を説明する。すなわち、図５に示すように、前述した図１の抵抗値調整素子Ｒ’をｎ型チャネルＭＯＳＦＥＴからなるトランジスタＭＮ０で構成する。そして、同調回路たるＬＣ並列共振回路を構成するコイルＬ１及びコンデンサＣ１の一端（図面左側）を接地（ＧＮＤ接続）する。このＬＣ並列共振回路で共振されたＡＣ信号がコイルＬ１及びコンデンサＣ１の出力端子（他端）ＯＵＴから出力される。

抵抗値調整素子Ｒ’をｎ型チャネルＭＯＳＦＥＴトランジスタＭＮ０とするとともに、コイルＬ１及びコンデンサＣ１の一端を接地した変形により、図６に示すように、レベルシフト回路は、レベルシフター部がトランジスタ(p形チャネルMOSFET)MP1とトランジスタ(p形チャネルMOSFET)MP2とトランジスタ(p形チャネルMOSFET)MP3とトランジスタ(p形チャネルMOSFET)MP４とで構成される。カレントミラー回路部は、定電流I1を供給する定電流源と、トランジスタ(p形チャネルMOSFET)MP5で構成される。トランジスタMP5のドレインとゲートは、互いに接続されるとともに、トランジスタMP１とMP3のゲートに接続される。よって、MP2とMP4は、双方について整合性を取ることで、両者の直流電圧が共に等しくなるように設定する。図６の回路例では、MP2とMP4のゲートソース間電圧VGSだけGNDよりも高い直流レベルがMP2とMP4のソースに生成される。

また、デジタル駆動信号ＶＡＧＣを出力するＲＳＦＦ回路の接続関係が図３の場合に比べて変更となる。このＲＳＦＦ回路は、良く知られた基本的な構成及び接続状態である。すなわち、図６において、ＲＳＦＦ回路のＮＯＲ回路ＮＲ１の一方の入力端子をＮＡＮＤ回路ＮＤ１の出力端子と接続するとともに、ＲＳＦＦ回路のＮＯＲ回路ＮＲ２の一方の入力端子をＤ型フリップフロップ回路ＦＤ２のＱ端子と接続する。つまり、Ｄ型フリップフロップ回路ＦＤ２の出力Ｑが”Ｈ”になると、ＲＳＦＦ回路はセットされ、”Ｈ”状態のデジタル駆動信号ＶＡＧＣを出力する。

この図６に示す回路の動作は、前述した図３の場合と同様である。すなわち、同調回路で共振されたＡＣ信号が、レベルシフト回路により、ヒステリシスコンパレータに受け渡される。このＡＣ信号の振幅レベルが過大となり、基準電圧（自動調整用の基準振幅レベル）を超えると、ヒステリシスコンパレータの出力が”Ｌ”から”Ｈ”に変化する。その結果、ＲＳＦＦ回路からのデジタル駆動信号ＶＡＧＣが”Ｌ”から”Ｈ”に変化し、トランジスタＭＮ０がオン状態となり、ＡＧＣ動作が開始される。

なお、ＡＧＣ動作を中断し、各部の信号状態を初期化する場合には、リセット端子ＲＥＳＥＴに印加している信号の状態を”Ｈ”から”Ｌ”に変化させる。

ここで、前述した離散的なアナログ駆動方式の具体例について説明する。前述した図３や図６において、トランジスタＭＰ０，ＭＮ０のへの印加電圧（駆動信号ＶＡＧＣ）について、例えば１Ｖ，２Ｖ，３Ｖの複数値を設定する。すなわち、前述した図３や図６において、図７に示すように、複数段のヒステリシスコンパレータＣＭＰ１，ＣＭＰ２，ＣＭＰ３に並列に接続するとともに、各ヒステリシスコンパレータＣＭＰ１乃至ＣＭＰ３に対応してＲＳ型フリップフロップ回路ＲＳＦＦ１，ＲＳＦＦ２，ＲＳＦＦ３を接続して複数段の構成とする。これらのＲＳ型フリップフロップ回路ＲＳＦＦ１乃至ＲＳＦＦ３の出力端子はデコーダに接続される。このデコーダから駆動信号ＶＡＧＣが出力される。

ヒステリシスコンパレータＣＭＰ１の反転入力端子には、駆動信号ＶＡＧＣを生成するための基準電圧Ｖｒｅｆ１が設定される。ヒステリシスコンパレータＣＭＰ２の反転入力端子には、２Ｖの駆動信号ＶＡＧＣを生成するための基準電圧Ｖｒｅｆ２が設定される。ヒステリシスコンパレータＣＭＰ３の反転入力端子には、１Ｖの駆動信号ＶＡＧＣを生成するための基準電圧Ｖｒｅｆ３が設定される。

各ヒステリシスコンパレータＣＭＰ１乃至ＣＭＰ３について、その各非反転入力端子には、前述したレベルシフト回路（図中、Level Shift Circuit）からの出力が印加され、各基準電圧Ｖｒｅｆ１乃至Ｖｒｅｆ３と比較した結果を出力する。これら各ヒステリシスコンパレータＣＭＰ１乃至ＣＭＰ３の出力に応じ、各ＲＳ型フリップフロップ回路ＲＳＦＦ１乃至ＲＳＦＦ３は３ビットのデータ（４値：ＨＨＨ，ＨＨＬ，ＨＬＬ，ＬＬＬ）がデコーダへ出力される。このデコーダは、３ビットのデータに応じて一意的に定まる駆動信号ＶＡＧＣ（１Ｖ，２Ｖ，３Ｖのいずれか）を生成してトランジスタＭＰ０，ＭＮ０に出力する。

また、図６のＲＳＦＦ回路について、リセット付Ｄ型フリップフロップ回路が適用可能であり、その出力をＶＡＧＣとしても同様の動作が得られる。

＝＝＝＝実施例＝＝＝＝
図３乃至図７を参照して前述した原案たる基本回路等では、次の通り、改良すべき事項がある。すなわち、例えば図６に示す基本回路では、ヒステリシスコンパレータに振幅の過大なＡＣ信号が入力されると、同調回路に対するＡＧＣが機能し、ＡＣ信号の振幅が抑えられ減衰していく。この減衰の程度が画一的であり、例えば、入力されたＡＣ信号の振幅に対し、一定の１／１００に減衰するだけの単一な減衰である。これでは、想定外の過大なＡＣ信号が入力されて場合減衰が不十分となり、ＡＳＫ変調に十分な程度まで減衰できない場合が生じる。すると、別途、ＡＧＣ回路が新たに必要となり、消費電力が大きくなると共に、回路規模の増大を招くといった不具合が生じる。

そこで、図８の回路図に示すような改良発明がなされた。なお、本回路は、前述した図６に示す基本回路を土台としており、これと相違する部分を中心に説明する。先ず、トランジスタ及びトランジスタ駆動用デジタル回路の組を３段有する。すなわち、図中の上から１段目は、トランジスタＭＮ０及びトランジスタ駆動用デジタル回路ＦＤ２（図中、上から１段目）の組であり、図中の上から２段目は、トランジスタＭＮ１及びトランジスタ駆動用デジタル回路ＦＤ２（図中、上から２段目）の組であり、図中の上から３段目は、トランジスタＭＮ２及びトランジスタ駆動用デジタル回路ＦＤ２（図中、上から３段目）の組である。

なお、図８に示す振幅減衰機能付き同調回路では、図６を参照して前述した回路図において、インバータＩＮＶとＲＳＦＦ回路を無くし、Ｄ型フリップフロップ回路ＦＤ２のＱ端子からの出力信号をデジタル駆動信号ＶＡＧＣとしている。すなわち、図中上から１段（前段）目のトランジスタ駆動用デジタル回路ＦＤ２のＱ端子は、トランジスタＭＮ０のゲートだけでなく、次段の遅延回路（遅延反転回路，図中、"Delay + Inverter"と表記）の入力端子にも接続される。この遅延回路の出力端子は、図中上から２段目のトランジスタ駆動用デジタル回路ＦＤ２のリセット端子ＲＮに接続される。同様に、図中上から２段（前段）目のトランジスタ駆動用デジタル回路ＦＤ２のＱ端子は、トランジスタＭＮ１のゲートに加え、次段の遅延回路（遅延反転回路，図中、"Delay + Inverter"と表記）の入力端子にも接続される。この遅延回路の出力端子は、図中上から３段（最終段）目のトランジスタ駆動用デジタル回路ＦＤ２のリセット端子ＲＮに接続される。この３段目のトランジスタ駆動用デジタル回路ＦＤ２のＱ端子は、トランジスタＭＮ２のゲートに接続される。

もし、本回路が３段構造ではなく、トランジスタ及びトランジスタ駆動用デジタル回路の組が４段以上に亘る場合には、３段目のトランジスタ駆動用デジタル回路ＦＤ２のＱ端子は、次段の遅延回路の入力端子にも接続される。

また、ヒステリシスコンパレータと、各段のトランジスタ駆動用デジタル回路ＦＤ２との間には、エッジ検出回路が介在する。このエッジ検出回路は、ヒステリシスコンパレータの出力が”Ｌ”から”Ｈ”変化する波形のエッジを検出すると、パルスを各段のトランジスタ駆動用デジタル回路ＦＤ２に出力する。このエッジ検出回路の役割について説明するにあたり、先ず、ヒステリシスコンパレータの入出力特性について、説明する。

同調回路の出力信号の振幅（図９における左側の○で囲まれた１のグラフ）が、自動調整用基準振幅レベルの上限（ヒステリシスコンパレータの上限側閾値）を割っている間、つまり自動調整用基準振幅レベルの範囲内に収まらず、上限を超える間は”Ｈ”を出力する一方、上限を割っている間は”Ｌ”を出力する（図９における左側の○で囲まれた２のグラフ）。反対に、同調回路の出力信号の振幅（図９における右側の○で囲まれた１のグラフ）が、自動調整用基準振幅レベルの範囲内に収まる場合は、”Ｌ”を出力する（図９における右側の○で囲まれた２のグラフ）。ところが、この振幅（図１０における左側の○で囲まれた１のグラフ）が上限を超えた後、下限を割ることなく、これら上限と下限の範囲内に減衰すると、図１０における左側の○で囲まれた１のグラフに示すように、このコンパレータの出力は変化せず例えば”Ｈ”を維持してしまう。つまり、同調回路の出力信号の振幅が、自動調整用基準振幅レベル内に収まっているにも関わらず、コンパレータの出力が自動調整用基準振幅レベルを超えたことを示す”Ｈ”が維持される格好となる。その結果、トランジスタ駆動用デジタル回路が誤ったデジタル駆動信号を出力してしまうといった不具合が発生しかねない。

そこで、例えば一例として図１１の上段に示すエッジ検出回路でもって、このような不具合を確実に防止する。なお、この図１１に示すエッジ検出回路では、ヒステリシスコンパレータ（図中、”ＣＯＭＰ”と表記）も合わせて記載してある。また、図１１では、エッジ検出回路の各部（図中、○で囲まれた数字）に対応する入出力波形のグラフについても、同調回路の出力信号の振幅が大きい場合（左側の波形）と小さい場合（右側の波形）に分けて表記されている。図１１のグラフに示すように、同調回路の出力信号の振幅が大きい場合、ヒステリシスコンパレータからの出力を示す波形（左側の○で囲まれた１の波形）に対し、各部の波形を経て、エッジ検出回路の出力波形は、左側の○で囲まれた６の波形となる。これにより、トランジスタ駆動用デジタル回路が誤ったデジタル駆動信号を出力してしまうといった前述の不具合を防止できる。

このような図８に示す振幅減衰機能付き同調回路は、次のような原理で動作する。図中の上から数えて前段の組（トランジスタ及びトランジスタ駆動用デジタル回路の組）において、トランジスタ駆動用デジタル回路ＦＤ２からのデジタル駆動信号によりトランジスタがオンしても、同調回路の出力信号の振幅が自動調整用基準振幅レベルを超えている場合、次段の組について、トランジスタ駆動用デジタル回路からのデジタル駆動信号によりトランジスタをオンさせる。このことにより、例えばＡＳＫ変調に十分必要な所望の範囲まで振幅を減衰させることができるよう、組単位で、順次、同調回路の出力信号の振幅を減衰させていく。同調回路の前記出力信号の振幅を減衰させる。

なお、遅延回路は、次段の組におけるトランジスタ駆動用デジタル回路ＦＤ２からのデジタル駆動信号の出力を許可するための出力許可信号としての”Ｈ”を出力する。この遅延回路は、前段の組におけるトランジスタ駆動用デジタル回路から出力されるデジタル駆動信号ＶＡＧＣ（Ａ），ＶＡＧＣ（Ｂ），ＶＡＧＣ（Ｃ）に対して遅延した出力許可信号”Ｈ”を出力する。

このことにより、次段のデジタル駆動信号の出力許可信号を出力するにあたり、前段の組におけるトランジスタ駆動用デジタル回路ＦＤ２から出力されるデジタル駆動信号ＶＡＧＣ（Ａ），ＶＡＧＣ（Ｂ），ＶＡＧＣ（Ｃ）に対し、遅延した出力許可信号としての”Ｈ”を出力する。よって、トランジスタ駆動用デジタル回路ＦＤ２から出力されるデジタル駆動信号ＶＡＧＣ（Ａ），ＶＡＧＣ（Ｂ），ＶＡＧＣ（Ｃ）が各段同時に出力されることなく、段毎に順次、当該デジタル駆動信号が出力される。したがって、確実に、順次、同調回路の出力信号の振幅を減衰させることができる。

この動作原理につき、具体的な動作を図１２〜図１６を参照して説明する。まず、図１２に示すように、同調回路の出力信号の振幅（図１２中、”受信波形”、並びに図１６中、”ＡＣ入力”と表記）が、自動調整用基準振幅レベルの範囲内（ヒステリシスコンパレータの上限側閾値と下限側閾値との範囲内）に収まる場合は、図８に示す振幅減衰機能付き同調回路において、エッジ検出回路、並びに各段のトランジスタ駆動用デジタル回路ＦＤ２の出力Ｑへの入力はグランド（ＧＮＤ）レベルの”Ｌ”を維持する。また、１段目のトランジスタ駆動用デジタル回路ＦＤ２のリセット端子ＲＮへの入力は”Ｈ”を維持する。一方、図１３及び図１６に示すように、同調回路の出力信号の振幅がヒステリシスコンパレータの上限側閾値を超えると、図８に示す振幅減衰機能付き同調回路において、エッジ検出回路は、各段のトランジスタ駆動用デジタル回路ＦＤ２のクロック端子Ｃに”Ｈ”のパルスを出力する。その結果、１段目のトランジスタ駆動用デジタル回路ＦＤ２の出力Ｑ（デジタル駆動信号ＶＡＧＣ）は、”Ｈ”の状態に遷移するとともに、遅延回路の動作によりリセット端子ＲＮへの入力が出力Ｑに遅延し、”Ｈ”に遷移する。これにより、トランジスタＭＮ０がオンとなり、その適宜設定されたオン抵抗分に応じ、同調回路の出力信号の振幅は、初期の振幅（図１６中、時刻Ｔ０〜Ｔ１の期間）に比し、例えば１／１０（図１６中、時刻Ｔ１〜Ｔ２の期間）に減衰される。

ところが、１段目のトランジスタ駆動用デジタル回路ＦＤ２の出力Ｑが、”Ｈ”の状態となっても、同調回路の出力信号の振幅の減衰が十分ではなく、図１４及び図１６に示すように、再度、同調回路の出力信号の振幅がヒステリシスコンパレータの上限側閾値を超えると、再度、エッジ検出回路は各段のトランジスタ駆動用デジタル回路ＦＤ２のクロック端子Ｃに”Ｈ”のパルスを出力する。その結果、１段目に加えて２段目のトランジスタ駆動用デジタル回路ＦＤ２の出力Ｑ（デジタル駆動信号ＶＡＧＣ）も、”Ｈ”の状態に遷移するとともに、遅延回路の動作によりリセット端子ＲＮへの入力が出力Ｑに遅延し、”Ｈ”に遷移する。これにより、二つのトランジスタＭＮ０，ＭＮ１がオンとなり、これら適宜設定されたオン抵抗の合成抵抗分に応じ、さらに同調回路の出力信号の振幅は、初期の振幅（図１６中、時刻Ｔ０〜Ｔ１の期間）に比し、例えば１／１００（図１６中、時刻Ｔ２〜Ｔ３の期間）に減衰される。

それでもなお、１段目及び２段目のトランジスタ駆動用デジタル回路ＦＤ２の出力Ｑが、”Ｈ”の状態となっても、同調回路の出力信号の振幅の減衰が十分ではなく、図１５及び図１６に示すように、さらに再度、同調回路の出力信号の振幅がヒステリシスコンパレータの上限側閾値を超えると、さらに再度、エッジ検出回路は各段のトランジスタ駆動用デジタル回路ＦＤ２のクロック端子Ｃに”Ｈ”のパルスを出力する。その結果、１段目及び２段目に加えて３段目のトランジスタ駆動用デジタル回路ＦＤ２の出力Ｑ（デジタル駆動信号ＶＡＧＣ）も、”Ｈ”の状態に遷移するとともに、遅延回路の動作によりリセット端子ＲＮへの入力が出力Ｑに遅延し、”Ｈ”に遷移する。これにより、三つのトランジスタＭＮ０，ＭＮ１，ＭＮ２がオンとなり、これら適宜設定されたオン抵抗の合成抵抗分に応じ、さらに同調回路の出力信号の振幅は、初期の振幅（図１６中、時刻Ｔ０〜Ｔ１の期間）に比し、例えば１／１０００（図１６中、時刻Ｔ３〜Ｔ４の期間）に減衰される。

なお、遅延回路（遅延反転回路）の実例としては、図１７に示すようなものを採用できる。

＜＜＜＜復調波のＤＵＴＹ変動の低減効果＞＞＞＞
図１８に一般的なＡＳＫ通信復調回路を示すとともに、図１９に従来の同調回路を用いた場合のＡＳＫ復調のDUTY（デューティ）比の変動の様子を示すタイムチャートを示す。なお、符号”Ａ”〜”Ｅ”について、図１８のＡＳＫ通信復調回路に対し、図１９及び後述の図２０のタイムチャートは対応している。同調回路の出力信号の振幅（入力振幅Ａ）が数mV程度の小さい場合に整流器（図中、AMDET）のR1,C1によって決まる充電と放電の時定数が等しくなるように設計すると、入力される出力信号の振幅Ａが大きくなるにつれて、整流器の充電の時定数が放電の時定数よりも速くなる。後段のウィンドコンパレータＣＯＭＰ１，ＣＯＭＰ２の動作タイミングがずれるため、復調されるASK変調波は入力振幅が大きくなるにつれて、DUTY（デューティ）比が大きくなってしまう。反対に、入力される出力信号の振幅Ａが大きいときに整流器の充電と放電の時定数を等しくすると、振幅Ａが小さくなるにつれて、復調されるASK変調波はDUTY比は小さくなる。

一方、本実施例のように、多段階の減衰（DAMPING）を行なうと、図１９に示すタイムチャートに示すように、入力振幅Ａを一定の振幅幅以下に抑え込むことが可能となり、復調されるASK変調波はDUTY比の変動を抑えることができる。

なお、前述した改良すべき事項についての本改良発明は、図２に示すタイプの基本回路の場合にも適用できる。

＝＝＝遠隔操作システムへの応用例＝＝＝
前述した実施例及び変形例で説明した振幅減衰機能付き同調回路の応用例について、図２１を参照して説明する。この応用例では、キー１００及び車両２００用の例えばワイヤレス・ドアロック（あるいは、エンジンのスタート及びストップ）・リモコンシステム（双方向通信型キーレスエントリーシステム）において、本願発明を適用している。

キー１００には、受信用アンテナ部１１０、無線通信装置用集積回路たるＲＦ（Radio Frequency）ＩＣ（Integrated Circuit）１２０、マイコン１３０、及びＬＣ発振回路で構成される送信用アンテナ部１４０を備える。受信用アンテナ部１１０は、前述した本発明に係る図３、図６、図９、及び図１１におけるコイルＬ１及びコンデンサＣ１を備える同調回路系である。ＲＦＩＣ１２０は、前述した本発明に係る図３や図６、図８におけるＡＧＣ回路系に加え、トランジスタＭＰ０，ＭＮ０を含んだＡＧＣを備える。この他、ＲＦＩＣ１２０は、よく知られているように、ＡＧＣからのＡＣ信号を増幅するアンプＡＭＰ、検波回路ＤＥＴ、比較器ＣＯＭＰ、及びフリップフロップＦＦを備える。このフリップフロップＦＦからの出力信号をマイコン１３０は処理する。そして、このマイコン１３０のデータ出力端子ＤＡＴＡＯＵＴから送信用アンテナ部１４０を通じてＡＳＫ送信若しくはＦＳＫ（Frequency Shift Keying）送信を実行する。

一方、車両２００側には、受信用アンテナ部２１０、ＲＦＩＣ２２０、マイコン２３０及び送信用アンテナ部２４０で構成される。各構成要素２１０乃至２４０は、キー１００の受信用アンテナ部１１０、ＲＦＩＣ１２０、マイコン１３０及び送信用アンテナ部１４０と同様に構成され、キー１００側と通信処理を実行する。

＝＝＝その他＝＝＝
本発明のトランジスタと同等の機能を有する代替的な回路素子等の均等物も、本願発明の技術的範囲に含まれる。

本発明の一実施の形態に係る振幅減衰機能付き同調回路の原理を従来と対比して示すための図である。 本発明の一実施の形態に係る振幅減衰機能付き同調回路の回路図である。 本発明の一実施の形態に係るＡＧＣ機能付きの同調回路の回路図である。 図３に示すトランジスタ駆動用デジタル回路の各部の信号の状態を示す波形図である。 本発明の一実施の形態に係る変形例の原理図である。 本発明の一実施の形態に係る振幅減衰機能付き同調回路の変形例を示す回路図である。 本発明の一実施の形態に係る振幅減衰機能付き同調回路について、アナログ駆動方式とした場合の部分回路図である。 本発明の一実施の形態に係る振幅減衰機能付き同調回路を示す回路図である。 本発明の一実施の形態に係るヒステリシスコンパレータの入出力特性を示す波形図である。 本発明の一実施の形態に係るヒステリシスコンパレータの入出力特性を示す波形図である。 本発明の一実施の形態に係るエッジ検出回路の具体的な回路例とその動作波形を示す図である。 本発明の一実施の形態に係る振幅減衰機能付き同調回路の動作の一例を示すタイムチャートである。 本発明の一実施の形態に係る振幅減衰機能付き同調回路の動作の一例を示すタイムチャートである。 本発明の一実施の形態に係る振幅減衰機能付き同調回路の動作の一例を示すタイムチャートである。 本発明の一実施の形態に係る振幅減衰機能付き同調回路の動作の一例を示すタイムチャートである。 本発明の一実施の形態に係る振幅減衰機能付き同調回路の動作の一例を示すタイムチャートである。 本発明の一実施の形態に係る振幅減衰機能付き同調回路における遅延回路（遅延反転回路）の実例を示すブロック図である。 一般的なＡＳＫ通信復調回路を示すブロック回路図である。 従来の同調回路を用いた場合のＡＳＫ復調のDUTY（デューティ）比の変動の様子を示すタイムチャートである。 本発明の一実施の形態に係る振幅減衰機能付き同調回路を用いた場合のＡＳＫ復調のDUTY（デューティ）比の変動の様子を示すタイムチャートである。 本発明の一実施の形態に係る振幅減衰機能付き同調回路を車両用のワイヤレス・ドアロック・リモコンシステムへの応用した例を示すブロック図である。 従来の振幅減衰機能付き同調回路を示す回路図である。

符号の説明

１００ キー
１１０ 受信用アンテナ部
１２０ ＲＦＩＣ（通信装置用集積回路）
１２３ 検波回路ＤＥＴ
１３０ マイコン
１４０ 送信用アンテナ部
２００ 車両
２１０ 受信用アンテナ部
２２０ ＲＦＩＣ（通信装置用集積回路）
２３０ マイコン
２４０ 送信用アンテナ部
ＡＭＰ アンプ
ＣＯＭＰ 比較器
ＦＦ フリップフロップ
ＦＤ２ リセット付Ｄ型フリップフロップ回路

Claims (6)

1. コイル及びコンデンサを有する同調回路の共振時における抵抗値を変化させるためのトランジスタが前記コイル及び前記コンデンサに並列に接続され、前記トランジスタのオンオフで前記抵抗値を変化させることにより、前記同調回路の出力信号の振幅を変化させるのであって、
   前記同調回路の前記出力信号の前記振幅が自動調整用基準振幅レベルを超えると出力を変化させるコンパレータと、
   前記コンパレータの前記出力の前記変化に応じ、前記トランジスタの前記制御電極への前記印加電圧を変化させるためのデジタル駆動信号を出力するトランジスタ駆動用デジタル回路と、
   で構成される自動調整回路系を備えるとともに、
   前記トランジスタ及び前記トランジスタ駆動用デジタル回路の組を、前段及び次段を含む複数段有し、
   前記次段の前記組における前記トランジスタ駆動用デジタル回路からの前記デジタル駆動信号の出力を許可するための出力許可信号を出力する遅延回路を備え、
   前記遅延回路は、前記前段の前記組における前記トランジスタ駆動用デジタル回路から出力される前記デジタル駆動信号に対して遅延した前記出力許可信号を出力し、
   前記前段の前記組について、前記トランジスタ駆動用デジタル回路から出力される前記デジタル駆動信号により前記トランジスタがオンしても、前記同調回路の前記出力信号の前記振幅が前記自動調整用基準振幅レベルを超えている場合に、
   次段の前記組について、前記出力許可信号に応じて前記トランジスタ駆動用デジタル回路から出力される前記デジタル駆動信号により前記トランジスタをオンさせることにより、前記同調回路の前記出力信号の前記振幅を減衰させる、
   ことを特徴とする振幅減衰機能付き同調回路。
2. 前記コンパレータの出力が変化する波形のエッジを検出すると、パルスを前記トランジスタ駆動用デジタル回路に出力するエッジ検出回路を備えることを特徴とする請求項１に記載の振幅減衰機能付き同調回路。
3. 前記コンパレータはヒステリシス特性を有することを特徴とする請求項２に記載の振幅減衰機能付き同調回路。
4. 前記同調回路を構成する前記コイル及び前記コンデンサの一端に対して所定の基準電圧が印加されるとともに、
   前記同調回路で共振された前記交流信号が前記コイル及び前記コンデンサの他端から出力される、
   ことを特徴とする請求項１に記載の振幅減衰機能付き同調回路。
5. 前記同調回路を構成する前記コイル及び前記コンデンサの一端が接地されるとともに、
   前記同調回路で共振された前記交流信号が前記コイル及び前記コンデンサの他端から出力される、
   ことを特徴とする請求項１に記載の振幅減衰機能付き同調回路。
6. 請求項１乃至５のいずれかに記載の振幅減衰機能付き同調回路における前記抵抗値調整素子及び前記自動調整回路系を含む無線通信装置用集積回路。

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