JP6445883B2 - 受信回路及び通信システム - Google Patents

Description

本発明の実施形態は、受信回路及び通信システムに関する。

送信インダクタを介して送信信号を送信する送信回路と、送信インダクタに誘導結合した受信インダクタを介して受信信号を受信する受信回路と、を備える通信システムが知られている。受信回路は、受信信号から、送信された元のデータパターンを復元する。

このような通信システムにおいて、受信信号の振幅は、電圧や温度などに応じて変動する。そのため、受信回路は、送信されたデータパターンを正確に復元できない場合がある。

特許第５３２６０８８号公報

本発明が解決しようとする課題は、送信されたデータパターンをより正確に復元できる受信回路及び通信システムを提供することである。

実施形態によれば、受信回路は、送信ＡＣ結合素子を介して送信信号を送信する送信回路から、前記送信ＡＣ結合素子にＡＣ結合される受信ＡＣ結合素子を介して受信信号を受信する。前記受信回路は、可変利得増幅器と、ヒステリシス回路と、第１制御回路と、を備える。前記可変利得増幅器は、前記受信信号を可変の利得で増幅して増幅信号を出力する。前記ヒステリシス回路は、入出力特性にヒステリシスを有し、前記増幅信号に応じて出力信号を出力する。前記第１制御回路は、前記増幅信号の振幅が基準振幅に近づくように前記利得を制御する。

第１の実施形態に係る通信システムの概略的な構成を示すブロック図である。 図１の通信システムのタイミング図である。 図１の通信システムの利得が制御された後の受信信号Ｓｒｘと増幅信号Ｓａの波形図である。 比較例の通信システムの概略的な構成を示すブロック図である。 比較例の通信システムの増幅信号Ｓａの波形図である。 第２の実施形態に係る通信システムの概略的な構成を示すブロック図である。 制御期間の利得制御前におけるクロックパターンの周期が最適値より長い場合の図６の通信システムのタイミング図である。 図７Ａに対応する出力信号のアイパターンを示す図である。 制御期間の利得制御前における図６の通信システムのタイミング図である。 制御期間の利得制御前における図６の受信回路の各信号のアイパターンを示す図である。 制御期間の利得制御後における図６の受信回路の各信号のアイパターンを示す図である。 第３の実施形態に係る通信システムの概略的な構成を示すブロック図である。 第４の実施形態に係る通信システムの概略的な構成を示すブロック図である。 第５の実施形態に係る通信システムの概略的な構成を示すブロック図である。 第６の実施形態に係る通信システムの概略的な構成を示すブロック図である。 第７の実施形態に係る通信システムの概略的な構成を示すブロック図である。 第８の実施形態に係る通信システムの概略的な構成を示すブロック図である。

以下に、図面を参照して本発明の実施形態について説明する。これらの実施形態は、本発明を限定するものではない。

（第１の実施形態）
図１は、第１の実施形態に係る通信システム１の概略的な構成を示すブロック図である。図１に示すように、通信システム１は、送信機１０と、受信機２０と、を備える。送信機１０と受信機２０とは、ＡＣ結合を用いた非接触通信を行う。ここでは、ＡＣ結合として誘導結合を用いる一例について説明する。

送信機１０は、送信ＡＣ結合素子Ｅ１と、一対の第１伝送線路ＴＬ１，ＴＬ１と、送信回路１１と、を有する。送信ＡＣ結合素子Ｅ１は、送信インダクタＬ１である。送信インダクタＬ１、第１伝送線路ＴＬ１，ＴＬ１および送信回路１１は、例えば、送信機１０のプリント配線基板上に設けられている。送信インダクタＬ１は、例えば、平面状のインダクタである。

第１伝送線路ＴＬ１，ＴＬ１は、例えばマイクロストリップライン等であり、送信回路１１と送信インダクタＬ１の両端とを接続している。

送信回路１１は、第１伝送線路ＴＬ１，ＴＬ１及び送信インダクタＬ１を介して、差動の送信信号Ｓｔｘを受信機２０の受信回路２１に対して送信する。以下、差動の信号について説明するが、単相（シングルエンド）の信号であってもよい。

ここでは、送信信号Ｓｔｘは、送信インダクタＬ１に流れる電流である。送信信号Ｓｔｘは、送信するデータパターンに対応して変化する。例えば、送信するデータパターンが“１”の期間の送信信号Ｓｔｘは正であり、データパターンが“０”の期間の送信信号Ｓｔｘは負である。図１の矢印の方向の電流を正とする。即ち、データパターンが変化すると、送信インダクタＬ１に流れる電流の方向が変化する。

受信機２０は、受信ＡＣ結合素子Ｅ２と、一対の第２伝送線路ＴＬ２，ＴＬ２と、受信回路２１と、を有する。受信ＡＣ結合素子Ｅ２は、受信インダクタＬ２である。受信インダクタＬ２、第２伝送線路ＴＬ２，ＴＬ２および受信回路２１は、例えば、受信機２０のプリント配線基板上に設けられている。受信インダクタＬ２は、例えば、平面状のインダクタである。

通信を行う際には、送信インダクタＬ１と受信インダクタＬ２とが近接するよう、送信機１０と受信機２０とは近接して配置される。送信インダクタＬ１と受信インダクタＬ２との距離は、例えば、数百μｍである。このように配置されることにより、受信インダクタＬ２は送信インダクタＬ１に誘導結合（ＡＣ結合）される。これにより、送信インダクタＬ１から受信インダクタＬ２に電磁誘導によって信号が伝達される。

第２伝送線路ＴＬ２，ＴＬ２は、例えばマイクロストリップライン等であり、受信インダクタＬ２の両端と受信回路２１とを接続している。

受信回路２１は、受信インダクタＬ２と第２伝送線路ＴＬ２，ＴＬ２とを介して、送信された送信信号Ｓｔｘに応じた差動の受信信号Ｓｒｘを受信する。受信信号Ｓｒｘは、電圧である。

受信回路２１は、可変利得増幅器２２と、ヒステリシス回路（ヒステリシスバッファ）２３と、第１制御回路２４と、を有する。

可変利得増幅器２２は、受信信号Ｓｒｘを可変の利得で増幅して増幅信号Ｓａを出力する。利得は、制御信号Ｓ１により制御される。

ヒステリシス回路２３は、入出力特性にヒステリシスを有し、増幅信号Ｓａに応じて出力信号Ｓｏを出力する。ヒステリシス回路２３は、増幅信号Ｓａと、第１しきい値電圧Ｖｔｈと、第１しきい値電圧Ｖｔｈより低い第２しきい値電圧（−Ｖｔｈ）とを比較して、比較結果に応じた出力信号Ｓｏを出力する。具体的には、ヒステリシス回路２３は、増幅信号Ｓａが正の第１しきい値電圧Ｖｔｈ以上に変化した場合に“Ｈ”（ハイレベル）の出力信号Ｓｏを出力し、増幅信号Ｓａが負の第２しきい値電圧（−Ｖｔｈ）以下に変化した場合に“Ｌ”（ローレベル）の出力信号Ｓｏを出力する。

第１制御回路２４は、例えば、通信開始前などの通信が行われていない期間に、増幅信号Ｓａの振幅が予め定められた基準振幅Ａｒｅｆに近づくように、制御信号Ｓ１によって可変利得増幅器２２の利得を制御する。即ち、可変利得増幅器２２と第１制御回路２４は、自動利得制御回路（ＡＧＣ回路）を構成している。

図２は、図１の通信システム１のタイミング図である。図２では、説明を明確化するため、理想的な波形を示している。また、可変利得増幅器２２の利得は、ある一定の値である。

電流である送信信号Ｓｔｘは、時刻ｔ１において減少し、正から負に変化する。これにより、受信信号Ｓｒｘ及び増幅信号Ｓａに負のパルスが発生する。よって、増幅信号Ｓａが第２しきい値電圧（−Ｖｔｈ）以下になることにより、出力信号Ｓｏは“Ｈ”から“Ｌ”に変化する。

次に、送信信号Ｓｔｘは、時刻ｔ２において増加し、負から正に変化する。これにより、受信信号Ｓｒｘ及び増幅信号Ｓａに正のパルスが発生する。よって、増幅信号Ｓａが第１しきい値電圧Ｖｔｈ以上になることにより、出力信号Ｓｏは“Ｌ”から“Ｈ”に変化する。

時刻ｔ２以降も以上と同様に動作し、受信回路２１において、送信信号Ｓｔｘによって送信されたデータパターンと等価な出力信号Ｓｏを得ることができる。

ところで、受信信号Ｓｒｘ及び増幅信号Ｓａの振幅は、様々な要因により変動する。受信信号Ｓｒｘの振幅は、例えば、送信信号Ｓｔｘの振幅Ａｔｘ（図２）、送信信号Ｓｔｘの信号レベルの遷移時間ｔｔ（図２）、及び、送信インダクタＬ１と受信インダクタＬ２との結合係数などに応じて変動する。受信信号Ｓｒｘの振幅の変動により、増幅信号Ｓａの振幅も変動する。

送信信号Ｓｔｘの振幅Ａｔｘ及び遷移時間ｔｔは、回路の製造プロセス、電源電圧、温度、回路のミスマッチなどに応じて変動する。

結合係数は、送信インダクタＬ１と受信インダクタＬ２との間の距離に応じて変動する。

振幅Ａｔｘが相対的に小さい場合、遷移時間ｔｔが相対的に長い場合、及び、結合係数が相対的に小さい場合には、受信信号Ｓｒｘの振幅は相対的に小さくなる。

振幅Ａｔｘが相対的に大きい場合、遷移時間ｔｔが相対的に短い場合、及び、結合係数が相対的に大きい場合には、受信信号Ｓｒｘの振幅は相対的に大きくなる。

図３は、図１の通信システム１の利得が制御された後の受信信号Ｓｒｘと増幅信号Ｓａの波形図である。図３は、振幅が小さい場合の受信信号Ｓｒｘの波形Ｗ１と、振幅が大きい場合の受信信号Ｓｒｘの波形Ｗ２と、波形Ｗ１に対応する増幅信号Ｓａの波形Ｗ１ａと、波形Ｗ２に対応する増幅信号Ｓａの波形Ｗ２ａと、を示す。図３では、図２と異なり、ノイズ等も含む波形を示している。

前述のように、第１制御回路２４は、増幅信号Ｓａの振幅が基準振幅Ａｒｅｆに近づくように可変利得増幅器２２の利得を制御する。そのため、図３に示すように、利得が制御された後、受信信号Ｓｒｘの振幅によらず、増幅信号Ｓａの振幅はほぼ一定になる。

ここで、比較例の通信システム１Ｘについて説明する。図４は、比較例の通信システム１Ｘの概略的な構成を示すブロック図である。比較例の通信システム１Ｘでは、受信回路２０Ｘに第１制御回路２４が設けられておらず、可変利得増幅器２２に代えて、予め定められた利得を有する増幅器２２Ｘが設けられている点が、図１と異なる。

図５は、比較例の通信システム１Ｘの増幅信号Ｓａの波形図である。受信信号Ｓｒｘの振幅の変動に応じて、増幅信号Ｓａの振幅も変動する。また、増幅器２２Ｘの利得の変動によっても、増幅信号Ｓａの振幅は変動する。

従って、増幅信号Ｓａの振幅が大きい場合には、第１しきい値電圧の最適値ＶｔｈＨ及び第２しきい値電圧の最適値（−ＶｔｈＨ）の絶対値は、大きくなる。第１しきい値電圧の最適値ＶｔｈＨとは、ノイズや反射波などの不要波Ｗｘより大きく、且つ、増幅信号Ｓａの振幅より小さい値である。第２しきい値電圧の最適値（−ＶｔｈＨ）も同様である。増幅信号Ｓａの振幅が大きい場合には、不要波Ｗｘも大きくなる。よって、この場合、第１しきい値電圧及び第２しきい値電圧の絶対値が小さ過ぎ、不要波Ｗｘより小さいと、この不要波Ｗｘに基づいて出力信号Ｓｏが変化してしまい、送信されたデータパターンを正確に復元できない可能性がある。

増幅信号Ｓａの振幅が小さい場合には、第１しきい値電圧の最適値ＶｔｈＬ及び第２しきい値電圧の最適値（−ＶｔｈＬ）の絶対値は、小さくなる。よって、この場合、第１しきい値電圧及び第２しきい値電圧の絶対値が大き過ぎ、増幅信号Ｓａの振幅より大きいと、出力信号Ｓｏが変化できないので、送信されたデータパターンを復元できない。

このように、比較例の受信回路２０Ｘでは、最適な第１しきい値電圧Ｖｔｈ及び第２しきい値電圧（−Ｖｔｈ）は、増幅信号Ｓａの振幅に依存する。そのため、一定の第１しきい値電圧Ｖｔｈ及び第２しきい値電圧（−Ｖｔｈ）を有するヒステリシス回路２３では、受信信号Ｓｒｘ及び増幅信号Ｓａの振幅が変化すると送信されたデータパターンを正確に復元できない場合がある。

これに対して、本実施形態によれば、増幅信号Ｓａの振幅が基準振幅Ａｒｅｆに近づくように可変利得増幅器２２の利得を制御しているので、受信信号Ｓｒｘの振幅が変化しても、ヒステリシス回路２３に入力される増幅信号Ｓａの振幅はほぼ一定になる。そのため、最適な第１しきい値電圧Ｖｔｈ及び第２しきい値電圧（−Ｖｔｈ）は、受信信号Ｓｒｘの振幅に依存しない。よって、ヒステリシス回路２３は、受信信号Ｓｒｘの振幅が変化しても適切な出力信号Ｓｏを出力できる。従って、送信されたデータパターンをより正確に復元できる。

（第２の実施形態）
第２の実施形態では、出力信号Ｓｏを用いて可変利得増幅器２２の利得を制御する。

図６は、第２の実施形態に係る通信システム１Ａの概略的な構成を示すブロック図である。図６では、図１と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。

送信機１０Ａの送信回路１１Ａは、利得を制御するための予め定められた制御期間の間、周期Ｔｃのクロックパターンを有する送信信号Ｓｔｘを送信する。クロックパターンのデューティ比は、約５０％である。受信回路２１Ａは、このクロックパターンを有する送信信号Ｓｔｘに基づいて利得を制御する。

ヒステリシス回路２３Ａは、入出力特性がヒステリシスを有する第１状態と、入出力特性がヒステリシスを有さず増幅信号Ｓａの振幅に応じた振幅を有する出力信号Ｓｏを出力する第２状態と、を切り替え可能である。第１状態での機能は、図１のヒステリシス回路２３の機能と同様である。例えば、ヒステリシス回路２３Ａは、第２状態において、利得がほぼ１のバッファ回路として機能してもよい。第２状態は、後述するように、制御期間において出力信号Ｓｏをサンプリングすることにより、増幅信号Ｓａに応じた値を得るために設けられている。第１状態では、出力信号Ｓｏは“Ｌ”又は“Ｈ”の２値の信号であり、出力信号Ｓｏをサンプリングしても増幅信号Ｓａに応じた値を得ることはできないため、第２状態が設けられている。

第１制御回路２４Ａは、第１の実施形態と同様に、増幅信号Ｓａの振幅が基準振幅Ａｒｅｆに近づくように可変利得増幅器２２の利得を制御する。

第１制御回路２４Ａは、第２制御回路３１と、クロック・データ・リカバリ回路（以下、ＣＤＲ回路と称す）３２と、サンプラー３３と、第３制御回路３４と、を有する。

第２制御回路３１は、制御期間の間、ヒステリシス回路２３Ａを第２状態に切り替える。第２制御回路３１は、制御期間以外では、ヒステリシス回路２３Ａを第１状態に切り替える。従って、制御期間以外では、第１の実施形態と同様の出力信号Ｓｏが得られる。

ＣＤＲ回路３２は、出力信号Ｓｏに同期した内部クロック信号を生成し、内部クロック信号を遅延させてサンプリングクロック信号ＳＣを生成する。内部クロック信号は、例えば、出力信号Ｓｏが０Ｖ以上の場合に“Ｈ”であり、出力信号Ｓｏが０Ｖ未満の場合に“Ｌ”である。また、ＣＤＲ回路３２は、サンプリングクロック信号ＳＣの立ち上がりエッジ及び立ち下がりエッジの各タイミングにおける出力信号Ｓｏが正であるか負であるかを示す極性信号Ｓ２を生成する。

サンプラー３３は、サンプリングクロック信号ＳＣに同期して出力信号Ｓｏをサンプリングし、サンプリングされた値と、基準振幅Ａｒｅｆに応じた基準電圧ＶＲＥＦとを比較し、比較結果Ｓ３を出力する。具体的には、サンプラー３３は、サンプリングクロック信号ＳＣの立ち上がりエッジ及び立ち下がりエッジによって出力信号Ｓｏをサンプリングする。ヒステリシス回路２３Ａの第２状態における利得がほぼ１である場合、基準電圧ＶＲＥＦは、基準振幅Ａｒｅｆとほぼ等しい。

第３制御回路３４は、比較結果Ｓ３に従って、制御信号Ｓ１を可変利得増幅器２２に供給して利得を制御する。第３制御回路３４は、極性信号Ｓ２に基づいて、出力信号Ｓｏが正の時の比較結果Ｓ３に従って利得を制御する。これにより、出力信号Ｓｏが負の時の比較結果Ｓ３を除外して、正しく利得を制御できる。出力信号Ｓｏが負の時、サンプリングされた出力信号Ｓｏの値は常に基準電圧ＶＲＥＦより小さいため、出力信号Ｓｏが負の時の比較結果Ｓ３は、出力信号Ｓｏの値によらず変化しないためである。

クロックパターンの周期Ｔｃには最適値が存在する。クロックパターンの周期Ｔｃの最適値とは、出力信号Ｓｏが０．５ＵＩにおいて最大になる周期Ｔｃである。「ＵＩ」は、ユニットインターバルを表す。

図７Ａは、制御期間の利得制御前におけるクロックパターンの周期Ｔｃが最適値より長い場合の図６の通信システム１Ａのタイミング図である。図７Ｂは、図７Ａに対応する出力信号Ｓｏのアイパターンを示す図である。

第１の実施形態で図２を参照して説明したように、誘導結合を介して信号が伝達されるため、送信信号Ｓｔｘの立ち上がりエッジ及び立ち下がりエッジに応じて受信信号Ｓｒｘにパルスが発生する。図７Ａに示すように、送信信号Ｓｔｘ（クロックパターン）の立ち上がりエッジから受信信号Ｓｒｘのパルスが最大になるまでの時間Ｔｍは、送信信号Ｓｔｘの振幅Ａｔｘなどに応じて決まり、クロックパターンの周期Ｔｃには依存しない。そのため、周期Ｔｃの増加に応じて、時間Ｔｍの周期Ｔｃに対する割合は小さくなる。また、第２状態では、受信信号Ｓｒｘと出力信号Ｓｏはほぼ等しい。従って、ヒステリシス回路２３Ａが第２状態にある制御期間においては、クロックパターンの周期Ｔｃに応じて、出力信号Ｓｏの１周期中において出力信号Ｓｏが最大になるタイミング（ＵＩ）は変化する。

図７Ｂに示すように、クロックパターンの周期Ｔｃが最適値より長い程、出力信号Ｓｏが最大になるタイミングは０ＵＩに近づき、出力信号Ｓｏは、１ＵＩより前に０になり、その後１ＵＩまでの間０を保つ。この場合、ＣＤＲ回路３２は、図７Ａに示すように、出力信号Ｓｏが０から変化するタイミング（時刻ｔ１ａ，ｔ４ａ，ｔ７ａ）において内部クロック信号を“Ｈ”から“Ｌ”に変化させる可能性がある（波形Ｉ）。また、ＣＤＲ回路３２は、出力信号Ｓｏが０を保つ期間（時刻ｔ３ａ〜ｔ４ａ，ｔ６ａ〜ｔ７ａ）の中間付近のタイミングにおいて内部クロック信号を“Ｈ”から“Ｌ”に変化させる可能性もある（波形II）。このように、出力信号Ｓｏが０を保つ期間（時刻ｔ３ａ〜ｔ４ａ，ｔ６ａ〜ｔ７ａ）が存在することにより、内部クロック信号の波形は一定にならず、波形Ｉと波形IIを交互に繰り返す可能性もある。従って、このように内部クロック信号の波形が変化する場合、ＣＤＲ回路３２は、この内部クロック信号を遅延させてサンプリングクロック信号ＳＣを生成するため、サンプリングクロック信号ＳＣの立ち上がりエッジ及び立ち下がりエッジのタイミングを制御することはできない。そのため、出力信号Ｓｏが最大になるタイミングでサンプリングすることはできない。

そこで、本実施形態では、図８，９Ａ，９Ｂに示すように、出力信号Ｓｏが最大になるタイミングが基準タイミングＴｒｅｆ（０．５ＵＩ）に近づくように、クロックパターンの周期Ｔｃは定められている。

図８は、制御期間の利得制御前における図６の通信システム１Ａのタイミング図である。

図９Ａは、制御期間の利得制御前における図６の受信回路２１Ａの各信号のアイパターンを示す図である。即ち、図９Ａは図８に対応する。図９Ｂは、制御期間の利得制御後における図６の受信回路２１Ａの各信号のアイパターンを示す図である。

基準タイミングＴｒｅｆは、出力信号Ｓｏがゼロから遷移するタイミング（図８の時刻ｔ１１，ｔ１３，ｔ１５，ｔ１７、及び、図９Ａ，９Ｂの０ＵＩ）からクロックパターンの周期Ｔｃの１／４の時間が経過したタイミングである。つまり、基準タイミングＴｒｅｆは、図８の時刻ｔ１２，ｔ１４，ｔ１６のタイミング、及び、図９Ａ，９Ｂの０．５ＵＩのタイミングである。

これにより、概ね０ＵＩ及び１ＵＩにおいて出力信号Ｓｏは０になるため、ヒステリシス回路２３Ａが第２状態にあっても、ＣＤＲ回路３２は、周期Ｔｃの内部クロック信号及びサンプリングクロック信号ＳＣを生成できる。従って、サンプリングクロック信号ＳＣの立ち上がりエッジ及び立ち下がりエッジのタイミングを制御できる。

ＣＤＲ回路３２は、サンプリングクロック信号ＳＣの立ち上がりエッジ及び立ち下がりエッジのタイミングが基準タイミングＴｒｅｆに近づくように、内部クロック信号（図示せず）を遅延させる。これにより、出力信号Ｓｏの最大値付近をサンプルできるので、より正確な振幅を取得できる。従って、より正確に利得を制御できる。

図８，９Ａでは、サンプリングされた出力信号Ｓｏの値は基準電圧ＶＲＥＦより大きいので、この後、可変利得増幅器２２の利得は低下させられる。

一方、図示はしないが、サンプリングされた出力信号Ｓｏの値が基準電圧ＶＲＥＦより小さい場合、可変利得増幅器２２の利得は増加させられる。

このようにして、複数回のサンプリング及び比較を行い、可変利得増幅器２２の利得の増加及び低下を繰り返すことにより、図９Ｂに示すように、出力信号Ｓｏの最大値を基準電圧ＶＲＥＦに近づけることができる。

サンプリングクロック信号ＳＣの立ち上がりエッジ毎に利得を変更してもよい。これにより、短時間で利得を制御できる。

第２制御回路３１は、制御期間が終了すると、第３制御回路３４の動作を停止させ、利得の制御を終了する。これにより、受信信号Ｓｒｘの振幅によらず、増幅信号Ｓａの振幅はほぼ一定になる。

従って、第１の実施形態と同じ効果が得られる。

なお、サンプラー３３は、サンプリングクロック信号ＳＣの立ち上がりエッジのみによって出力信号Ｓｏをサンプリングしてもよい。この場合、極性信号Ｓ２を用いることなく、利得を制御できる。

（第３の実施形態）
第３の実施形態では、複数の基準電圧ＶＲＥＦ１〜ＶＲＥＦｎを用いる点において、第２の実施形態と異なる。

図１０は、第３の実施形態に係る通信システム１Ｂの概略的な構成を示すブロック図である。図１０では、図６と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。

受信機２０Ｂにおいて、受信回路２１Ｂの第１制御回路２４Ｂのサンプラー３３Ｂ及び第３制御回路３４Ｂの機能が、図６と異なる。

サンプラー３３Ｂは、サンプリングクロック信号ＳＣに同期して出力信号Ｓｏをサンプリングし、サンプリングされた値と、複数の基準電圧ＶＲＥＦ１〜ＶＲＥＦｎ（ｎは２以上の整数）のそれぞれとを比較し、比較結果Ｓ３を出力する。基準電圧ＶＲＥＦ１〜ＶＲＥＦｎは、互いに異なる。基準電圧ＶＲＥＦ１〜ＶＲＥＦｎのうちの最大値と最小値との中間値は、基準振幅Ａｒｅｆに近い値に設定されている。

比較結果Ｓ３は、サンプリングされた出力信号Ｓｏの値が、基準電圧ＶＲＥＦ１〜ＶＲＥＦｎのうちの何れに近いかを表す。つまり、比較結果Ｓ３によって特定される基準電圧は、出力信号Ｓｏの振幅の概略値に相当する。

第３制御回路３４Ｂは、比較結果Ｓ３に従って、特定された基準電圧と基準振幅Ａｒｅｆとの差に応じて、可変利得増幅器２２の利得を制御する。第３制御回路３４Ｂは、第２の実施形態と同様に、極性信号Ｓ２に基づいて、出力信号Ｓｏが正の時の比較結果Ｓ３に従って利得を制御する。これにより、増幅信号Ｓａの振幅は、基準振幅Ａｒｅｆに近づく。ｎが大きい程、制御の精度を向上できる。

本実施形態によれば、１回のサンプリング及び比較で増幅信号Ｓａの振幅の概略値を得ることができる。そのため、複数回のサンプリング及び比較を行うことなく、増幅信号Ｓａの振幅を基準振幅Ａｒｅｆに近づけることができる。従って、第２の実施形態よりも短時間で利得を制御することができる。また、第２の実施形態の効果も得られる。

なお、サンプラー３３Ｂは、サンプリングクロック信号ＳＣの立ち上がりエッジのみによって出力信号Ｓｏをサンプリングしてもよい。

（第４の実施形態）
第４の実施形態では、ヒステリシス回路２３Ｃのしきい値電圧を制御する点において、第１の実施形態と異なる。

図１１は、第４の実施形態に係る通信システム１Ｃの概略的な構成を示すブロック図である。図１１では、図１と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。

受信機２０Ｃにおいて、受信回路２１Ｃの機能が図１と異なる。受信回路２１Ｃは、増幅器２２Ｃと、ヒステリシス回路２３Ｃと、第１制御回路２４Ｃと、を備える。

増幅器２２Ｃは、受信信号Ｓｒｘを予め定められた利得で増幅して増幅信号Ｓａを出力する。

ヒステリシス回路２３Ｃは、図１のヒステリシス回路２３の機能に加え、第１しきい値電圧Ｖｔｈ及び第２しきい値電圧（−Ｖｔｈ）が可変であり、制御信号Ｓ１により制御される。

第１制御回路２４Ｃは、増幅信号Ｓａの振幅の増加に応じて、第１しきい値電圧Ｖｔｈと第２しきい値電圧（−Ｖｔｈ）との差を増加させる。一方、第１制御回路２４Ｃは、増幅信号Ｓａの振幅の減少に応じて、第１しきい値電圧Ｖｔｈと第２しきい値電圧（−Ｖｔｈ）との差を減少させる。

これにより、本実施形態によれば、受信信号Ｓｒｘ及び増幅信号Ｓａの振幅の変化に応じて、第１しきい値電圧Ｖｔｈ及び第２しきい値電圧（−Ｖｔｈ）を適切な値に設定できる。即ち、増幅信号Ｓａの振幅に応じて、第１しきい値電圧Ｖｔｈ及び第２しきい値電圧（−Ｖｔｈ）の絶対値を、ノイズや反射波などの不要波Ｗｘより大きく、且つ、増幅信号Ｓａの振幅より小さい適切な値に設定できる。よって、不要波Ｗｘに基づいて出力信号Ｓｏが変化しないようにできる。そのため、ヒステリシス回路２３Ｃは、受信信号Ｓｒｘ及び増幅信号Ｓａの振幅が変化しても適切な出力信号Ｓｏを出力できる。従って、送信されたデータパターンをより正確に復元できる。

なお、第４の実施形態を第１の実施形態に組み合わせ、可変利得増幅器２２の利得と、第１しきい値電圧Ｖｔｈ及び第２しきい値電圧（−Ｖｔｈ）と、を制御するようにしても良い。この場合、例えば、最初に可変利得増幅器２２の利得を制御する。そして、利得を最大又は最小まで変化させても増幅信号Ｓａの振幅と基準振幅Ａｒｅｆとの差が存在する場合に、更に第１しきい値電圧Ｖｔｈ及び第２しきい値電圧（−Ｖｔｈ）を制御してもよい。これにより、受信信号Ｓｒｘ及び増幅信号Ｓａの振幅のより大きな変動に対応できる。

（第５の実施形態）
第５の実施形態では、出力信号Ｓｏを用いてしきい値電圧を制御する点において、第４の実施形態と異なる。

図１２は、第５の実施形態に係る通信システム１Ｄの概略的な構成を示すブロック図である。図６では、図１０，１１と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。

送信回路１１Ａは、第１しきい値電圧Ｖｔｈ及び第２しきい値電圧（−Ｖｔｈ）を制御するための予め定められた制御期間の間、クロックパターンを有する送信信号Ｓｔｘを送信する。受信回路２１Ｄは、このクロックパターンを有する送信信号Ｓｔｘに基づいて、これらのしきい値電圧を制御する。

受信機２０Ｄにおいて、受信回路２１Ｄのヒステリシス回路２３Ｄ及び第１制御回路２４Ｄの機能が図１１と異なる。

ヒステリシス回路２３Ｄは、図１のヒステリシス回路２３の機能と、図１１のヒステリシス回路２３Ｃの機能とを有する。つまり、ヒステリシス回路２３Ｄは、第１状態と第２状態とを切り替え可能であり、第１状態において、第１しきい値電圧Ｖｔｈ及び第２しきい値電圧（−Ｖｔｈ）が可変である。

第１制御回路２４Ｄは、基本的な構成において図１０の第１制御回路２４Ｂと同一であり、第３制御回路３４Ｄの機能が異なる。つまり、第３制御回路３４Ｄは、サンプラー３３Ｂからの比較結果Ｓ３に従って、第１しきい値電圧Ｖｔｈ及び第２しきい値電圧（−Ｖｔｈ）を制御する。第３の実施形態と同様に、比較結果Ｓ３によって特定される基準電圧は、出力信号Ｓｏの振幅、即ち増幅信号Ｓａの振幅の概略値に相当する。

従って、第１制御回路２４Ｄは、増幅信号Ｓａの振幅の増加に応じて、第１しきい値電圧Ｖｔｈと第２しきい値電圧（−Ｖｔｈ）との差を増加させる。一方、第１制御回路２４Ｄは、増幅信号Ｓａの振幅の減少に応じて、第１しきい値電圧Ｖｔｈと第２しきい値電圧（−Ｖｔｈ）との差を減少させる。

これにより、第４の実施形態と同様に、受信信号Ｓｒｘ及び増幅信号Ｓａの振幅の変化に応じて、第１しきい値電圧Ｖｔｈ及び第２しきい値電圧（−Ｖｔｈ）を適切な値に設定できる。

このように、本実施形態によれば、第４の実施形態の効果が得られる。

（第６の実施形態）
第６の実施形態では、送信信号Ｓｔｘの振幅等を制御する点において、第１の実施形態と異なる。

図１３は、第６の実施形態に係る通信システム１Ｅの概略的な構成を示すブロック図である。図１３では、図１と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。

送信機１０Ｅの送信回路１１Ｅは、図１の送信回路１１の機能に加え、送信信号Ｓｔｘの振幅Ａｔｘと、送信信号Ｓｔｘの信号レベルの遷移時間ｔｔとの少なくとも何れかを制御信号Ｓ１に応じて変化させる。送信信号Ｓｔｘの振幅Ａｔｘと遷移時間ｔｔは、図２に示したものである。

受信機２０Ｅの受信回路２１Ｅにおいて、可変利得増幅器２２に代えて増幅器２２Ｅが設けられている点と、第１制御回路２４Ｅの機能とが、図１と異なる。

増幅器２２Ｅは、受信信号Ｓｒｘを予め定められた利得で増幅して増幅信号Ｓａを出力する。

第１制御回路２４Ｅは、増幅信号Ｓａの振幅が基準振幅Ａｒｅｆに近づくように、制御信号Ｓ１によって送信信号Ｓｔｘの振幅Ａｔｘと遷移時間ｔｔとの少なくとも何れかを制御する。振幅Ａｔｘと遷移時間ｔｔの両方を制御することにより、増幅信号Ｓａの振幅をより広い範囲で調整できる。

これにより、様々な要因によって送信信号Ｓｔｘの振幅Ａｔｘ、遷移時間ｔｔ、結合係数及び増幅器２２Ｅの利得などが変動しても、これらの変動が増幅信号Ｓａの振幅に影響を及ぼさないようにできる。

即ち、増幅信号Ｓａの振幅はほぼ一定になるため、最適な第１しきい値電圧Ｖｔｈ及び第２しきい値電圧（−Ｖｔｈ）は、上記変動に依存しない。よって、ヒステリシス回路２３は、適切な出力信号Ｓｏを出力できる。従って、送信されたデータパターンをより正確に復元できる。

なお、第６の実施形態を、第１の実施形態と第４の実施形態の少なくとも何れかに組み合わせても良い。これにより、より大きな送信信号Ｓｔｘの振幅Ａｔｘ等の変動に対応できる。

（第７の実施形態）
第７の実施形態では、出力信号Ｓｏを用いて送信信号Ｓｔｘを制御する点において、第６の実施形態と異なる。

図１４は、第７の実施形態に係る通信システム１Ｆの概略的な構成を示すブロック図である。図１４では、図６，１３と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。

送信機１０Ｆの送信回路１１Ｆは、図１３の送信回路１１Ｅの機能に加え、送信信号Ｓｔｘの振幅Ａｔｘと遷移時間ｔｔとの少なくとも何れかを制御するための制御期間の間、クロックパターンを有する送信信号Ｓｔｘを送信する。クロックパターンは、第２の実施形態と同一である。

受信機２０Ｆの受信回路２１Ｆにおいて、ヒステリシス回路２３に代えて第２の実施形態の図６のヒステリシス回路２３Ａが設けられている点と、第１制御回路２４Ｆの機能とが、図１３と異なる。

第１制御回路２４Ｆは、基本的な構成において第２の実施形態の図６の第１制御回路２４Ａと同一であり、第３制御回路３４Ｆの機能が異なる。即ち、第３制御回路３４Ｆは、比較結果Ｓ３に従って送信信号Ｓｔｘの振幅Ａｔｘと遷移時間ｔｔとの少なくとも何れかを制御信号Ｓ１によって制御する。

これにより、本実施形態によれば、第６の実施形態の効果が得られる。

なお、サンプラー３３は、第３の実施形態と同様に、サンプリングされた値と、複数の基準電圧ＶＲＥＦ１〜ＶＲＥＦｎとを比較してもよい。

（第８の実施形態）
第８の実施形態は、ＡＣ結合として容量結合を用いた点において第１の実施形態と異なる。

図１５は、第８の実施形態に係る通信システム１Ｇの概略的な構成を示すブロック図である。図１５では、図１と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。

送信ＡＣ結合素子Ｅ１は、第１送信電極ＴＥ１と、第２送信電極ＴＥ２と、を有する。第１送信電極ＴＥ１及び第２送信電極ＴＥ２は、例えば、平面視で円形、楕円形、矩形など任意の形状を有する薄膜状の金属パターンであり、送信機１０Ｇのプリント配線基板上に設けられている。

一方の第１伝送線路ＴＬ１は、送信回路１１と第１送信電極ＴＥ１とを接続している。他方の第１伝送線路ＴＬ１は、送信回路１１と第２送信電極ＴＥ２とを接続している。

送信回路１１は、第１伝送線路ＴＬ１，ＴＬ１、第１送信電極ＴＥ１及び第２送信電極ＴＥ２を介して、差動の送信信号Ｓｔｘを受信機２０Ｇの受信回路２１に対して送信する。送信信号Ｓｔｘは、電圧である。

受信ＡＣ結合素子Ｅ２は、第１受信電極ＲＥ１と、第２受信電極ＲＥ２と、を有する。第１受信電極ＲＥ１及び第２受信電極ＲＥ２は、例えば、平面視で円形、楕円形、矩形など任意の形状を有する薄膜状の金属パターンであり、受信機２０Ｇのプリント配線基板上に設けられている。

一方の第２伝送線路ＴＬ２は、第１受信電極ＲＥ１と受信回路２１とを接続している。他方の第２伝送線路ＴＬ２は、第２受信電極ＲＥ２と受信回路２１とを接続している。

通信を行う際には、第１送信電極ＴＥ１と第１受信電極ＲＥ１とが近接し、第２送信電極ＴＥ２と第２受信電極ＲＥ２とが近接するよう、送信機１０Ｇと受信機２０Ｇとは近接して配置される。第１送信電極ＴＥ１と第１受信電極ＲＥ１との距離、及び、第２送信電極ＴＥ２と第２受信電極ＲＥ２との距離は、例えば、数ｍｍである。このように配置されることにより、第１送信電極ＴＥ１は第１受信電極ＲＥ１に容量結合（ＡＣ結合）され、第２送信電極ＴＥ２は第２受信電極ＲＥ２に容量結合される。第１送信電極ＴＥ１と第１受信電極ＲＥ１との間の結合容量Ｃａｃｃ１、及び、第２送信電極ＴＥ２と第２受信電極ＲＥ２との間の結合容量Ｃａｃｃ２は、それぞれ、例えば数百ｆＦ〜数ｐＦになる。これにより、第１送信電極ＴＥ１及び第２送信電極ＴＥ２から第１受信電極ＲＥ１及び第２受信電極ＲＥ２に結合容量Ｃａｃｃ１，Ｃａｃｃ２を介して信号が伝達される。

このような通信システム１Ｇにおいても、第１の実施形態と同様に通信を行うことができ、第１の実施形態と同様の効果が得られる。

なお、第２から第７の実施形態においても、本実施形態と同様に、ＡＣ結合として容量結合を用いてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１，１Ａ〜１Ｇ 通信システム
１０，１０Ａ，１０Ｅ〜１０Ｇ 送信機
１１，１１Ａ，１１Ｅ，１１Ｆ 送信回路
２０，２０Ａ〜２０Ｇ 受信機
２１，２１Ａ〜２１Ｆ 受信回路
２２ 可変利得増幅器
２２Ｃ，２２Ｅ 増幅器
２３，２３Ａ，２３Ｃ，２３Ｄ ヒステリシス回路
２４，２４Ａ〜２４Ｆ 第１制御回路
３１ 第２制御回路
３２ クロック・データ・リカバリ回路
３３，３３Ｂ サンプラー
３４，３４Ｂ，３４Ｄ，３４Ｆ 第３制御回路
ＴＬ１ 第１伝送線路
ＴＬ２ 第２伝送線路
Ｅ１ 送信ＡＣ結合素子
Ｅ２ 受信ＡＣ結合素子
Ｌ１ 送信インダクタ
Ｌ２ 受信インダクタ
ＴＥ１ 第１送信電極
ＴＥ２ 第２送信電極
ＲＥ１ 第１受信電極
ＲＥ２ 第２受信電極

Claims (4)

1. 送信ＡＣ結合素子を介して送信信号を送信する送信回路から、前記送信ＡＣ結合素子にＡＣ結合される受信ＡＣ結合素子を介して受信信号を受信する受信回路であって、
   前記受信信号を可変の利得で増幅して増幅信号を出力する可変利得増幅器と、
   入出力特性にヒステリシスを有し、前記増幅信号に応じて出力信号を出力するヒステリシス回路と、
   前記増幅信号の振幅が基準振幅に近づくように前記利得を制御する第１制御回路と、
   を備え、
   前記ヒステリシス回路は、入出力特性が前記ヒステリシスを有する第１状態と、入出力特性が前記ヒステリシスを有さず前記増幅信号の振幅に応じた振幅を有する出力信号を出力する第２状態と、を切り替え可能であり、
   前記第１制御回路は、
   前記利得を制御するための制御期間の間、前記ヒステリシス回路を前記第２状態に切り替える第２制御回路と、
   前記出力信号に同期した内部クロック信号を生成し、前記内部クロック信号を遅延させてサンプリングクロック信号を生成するクロック・データ・リカバリ回路と、
   前記サンプリングクロック信号に同期して前記出力信号をサンプリングし、サンプリングされた値と、前記基準振幅に応じた基準電圧とを比較し、比較結果を出力するサンプラーと、
   前記比較結果に従って前記利得を制御する第３制御回路と、
   を有する受信回路。
2. 前記送信回路は、前記利得を制御するための制御期間の間、クロックパターンを有する前記送信信号を送信し、
   前記クロック・データ・リカバリ回路は、前記サンプリングクロック信号の立ち上がりエッジ及び立ち下がりエッジのタイミングが基準タイミングに近づくように、前記内部クロック信号を遅延させ、
   前記基準タイミングは、前記出力信号がゼロから遷移するタイミングから前記クロックパターンの周期の１／４の時間が経過したタイミングであり、
   前記出力信号が最大になるタイミングが前記基準タイミングに近づくように、前記クロックパターンの周期は定められている、請求項１に記載の受信回路。
3. 送信ＡＣ結合素子を介して送信信号を送信する送信回路から、前記送信ＡＣ結合素子にＡＣ結合される受信ＡＣ結合素子を介して受信信号を受信する受信回路であって、
   前記受信信号を増幅して増幅信号を出力する増幅器と、
   入出力特性にヒステリシスを有し、前記増幅信号と、第１しきい値電圧と、前記第１しきい値電圧より低い第２しきい値電圧とを比較して、比較結果に応じた出力信号を出力し、前記第１しきい値電圧及び前記第２しきい値電圧は可変である、ヒステリシス回路と、 前記増幅信号の振幅の増加に応じて、前記第１しきい値電圧と前記第２しきい値電圧との差を増加させ、前記増幅信号の振幅の減少に応じて、前記第１しきい値電圧と前記第２しきい値電圧との差を減少させる第１制御回路と、
   を備え、
   前記ヒステリシス回路は、入出力特性が前記ヒステリシスを有する第１状態と、入出力特性が前記ヒステリシスを有さず前記増幅信号の振幅に応じた振幅を有する出力信号を出力する第２状態と、を切り替え可能であり、
   前記第１制御回路は、
   前記第１しきい値電圧及び前記第２しきい値電圧を制御するための制御期間の間、前記ヒステリシス回路を前記第２状態に切り替える第２制御回路と、
   前記出力信号に同期した内部クロック信号を生成し、前記内部クロック信号を遅延させてサンプリングクロック信号を生成するクロック・データ・リカバリ回路と、
   前記サンプリングクロック信号に同期して前記出力信号をサンプリングし、サンプリングされた値と、複数の基準電圧のそれぞれとを比較し、比較結果を出力するサンプラーと、
   前記比較結果に従って前記第１しきい値電圧及び前記第２しきい値電圧を制御する第３制御回路と、
   を有する受信回路。
4. 送信ＡＣ結合素子と、
   前記送信ＡＣ結合素子を介して送信信号を送信する送信回路と、
   前記送信ＡＣ結合素子にＡＣ結合される受信ＡＣ結合素子と、
   前記受信ＡＣ結合素子を介して受信信号を受信する受信回路と、を備え、
   前記送信回路は、前記送信信号の振幅と、前記送信信号の信号レベルの遷移時間との少なくとも何れかを変化させ、
   前記受信回路は、
   前記受信信号を増幅して増幅信号を出力する増幅器と、
   入出力特性にヒステリシスを有し、前記増幅信号に応じて出力信号を出力するヒステリシス回路と、
   前記増幅信号の振幅が基準振幅に近づくように前記送信信号の振幅と前記遷移時間との少なくとも何れかを制御する第１制御回路と、
   を有し、
   前記ヒステリシス回路は、入出力特性が前記ヒステリシスを有する第１状態と、入出力特性が前記ヒステリシスを有さず前記増幅信号の振幅に応じた振幅を有する出力信号を出力する第２状態と、を切り替え可能であり、
   前記第１制御回路は、
   前記送信信号の振幅と前記遷移時間との少なくとも何れかを制御するための制御期間の間、前記ヒステリシス回路を前記第２状態に切り替える第２制御回路と、
   前記出力信号に同期した内部クロック信号を生成し、前記内部クロック信号を遅延させてサンプリングクロック信号を生成するクロック・データ・リカバリ回路と、
   前記サンプリングクロック信号に同期して前記出力信号をサンプリングし、サンプリングされた値と、前記基準振幅に応じた基準電圧とを比較し、比較結果を出力するサンプラーと、
   前記比較結果に従って前記送信信号の振幅と前記遷移時間との少なくとも何れかを制御する第３制御回路と、
   を有する通信システム。

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