JP2016143977A - 受信回路及び通信システム - Google Patents
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Abstract
Description
図1は、第1の実施形態に係る通信システム1の概略的な構成を示すブロック図である。図1に示すように、通信システム1は、送信機10と、受信機20と、を備える。送信機10と受信機20とは、AC結合を用いた非接触通信を行う。ここでは、AC結合として誘導結合を用いる一例について説明する。
第2の実施形態では、出力信号Soを用いて可変利得増幅器22の利得を制御する。
第3の実施形態では、複数の基準電圧VREF1〜VREFnを用いる点において、第2の実施形態と異なる。
第4の実施形態では、ヒステリシス回路23Cのしきい値電圧を制御する点において、第1の実施形態と異なる。
第5の実施形態では、出力信号Soを用いてしきい値電圧を制御する点において、第4の実施形態と異なる。
第6の実施形態では、送信信号Stxの振幅等を制御する点において、第1の実施形態と異なる。
第7の実施形態では、出力信号Soを用いて送信信号Stxを制御する点において、第6の実施形態と異なる。
第8の実施形態は、AC結合として容量結合を用いた点において第1の実施形態と異なる。
10,10A,10E〜10G 送信機
11,11A,11E,11F 送信回路
20,20A〜20G 受信機
21,21A〜21F 受信回路
22 可変利得増幅器
22C,22E 増幅器
23,23A,23C,23D ヒステリシス回路
24,24A〜24F 第1制御回路
31 第2制御回路
32 クロック・データ・リカバリ回路
33,33B サンプラー
34,34B,34D,34F 第3制御回路
TL1 第1伝送線路
TL2 第2伝送線路
E1 送信AC結合素子
E2 受信AC結合素子
L1 送信インダクタ
L2 受信インダクタ
TE1 第1送信電極
TE2 第2送信電極
RE1 第1受信電極
RE2 第2受信電極
Claims (7)
- 送信AC結合素子を介して送信信号を送信する送信回路から、前記送信AC結合素子にAC結合される受信AC結合素子を介して受信信号を受信する受信回路であって、
前記受信信号を可変の利得で増幅して増幅信号を出力する可変利得増幅器と、
入出力特性にヒステリシスを有し、前記増幅信号に応じて出力信号を出力するヒステリシス回路と、
前記増幅信号の振幅が基準振幅に近づくように前記利得を制御する第1制御回路と、
を備えることを特徴とする受信回路。 - 前記送信回路は、前記利得を制御するための制御期間の間、クロックパターンを有する前記送信信号を送信し、
前記ヒステリシス回路は、入出力特性が前記ヒステリシスを有する第1状態と、入出力特性が前記ヒステリシスを有さず前記増幅信号の振幅に応じた振幅を有する出力信号を出力する第2状態と、を切り替え可能であり、
前記第1制御回路は、
前記制御期間の間、前記ヒステリシス回路を前記第2状態に切り替える第2制御回路と、
前記出力信号に同期した内部クロック信号を生成し、前記内部クロック信号を遅延させてサンプリングクロック信号を生成するクロック・データ・リカバリ回路と、
前記サンプリングクロック信号に同期して前記出力信号をサンプリングし、サンプリングされた値と、前記基準振幅に応じた基準電圧とを比較し、比較結果を出力するサンプラーと、
前記比較結果に従って前記利得を制御する第3制御回路と、
を有することを特徴とする請求項1に記載の受信回路。 - 前記クロック・データ・リカバリ回路は、前記サンプリングクロック信号の立ち上がりエッジ及び立ち下がりエッジのタイミングが基準タイミングに近づくように、前記内部クロック信号を遅延させ、
前記基準タイミングは、前記出力信号がゼロから遷移するタイミングから前記クロックパターンの周期の1/4の時間が経過したタイミングであり、
前記出力信号が最大になるタイミングが前記基準タイミングに近づくように、前記クロックパターンの周期は定められている、ことを特徴とする請求項2に記載の受信回路。 - 送信AC結合素子を介して送信信号を送信する送信回路から、前記送信AC結合素子にAC結合される受信AC結合素子を介して受信信号を受信する受信回路であって、
前記受信信号を増幅して増幅信号を出力する増幅器と、
入出力特性にヒステリシスを有し、前記増幅信号と、第1しきい値電圧と、前記第1しきい値電圧より低い第2しきい値電圧とを比較して、比較結果に応じた出力信号を出力し、前記第1しきい値電圧及び前記第2しきい値電圧は可変である、ヒステリシス回路と、
前記増幅信号の振幅の増加に応じて、前記第1しきい値電圧と前記第2しきい値電圧との差を増加させ、前記増幅信号の振幅の減少に応じて、前記第1しきい値電圧と前記第2しきい値電圧との差を減少させる第1制御回路と、
を備えることを特徴とする受信回路。 - 前記送信回路は、前記第1しきい値電圧及び前記第2しきい値電圧を制御するための制御期間の間、クロックパターンを有する前記送信信号を送信し、
前記ヒステリシス回路は、入出力特性が前記ヒステリシスを有する第1状態と、入出力特性が前記ヒステリシスを有さず前記増幅信号の振幅に応じた振幅を有する出力信号を出力する第2状態と、を切り替え可能であり、
前記第1制御回路は、
前記制御期間の間、前記ヒステリシス回路を前記第2状態に切り替える第2制御回路と、
前記出力信号に同期した内部クロック信号を生成し、前記内部クロック信号を遅延させてサンプリングクロック信号を生成するクロック・データ・リカバリ回路と、
前記サンプリングクロック信号に同期して前記出力信号をサンプリングし、サンプリングされた値と、複数の基準電圧のそれぞれとを比較し、比較結果を出力するサンプラーと、
前記比較結果に従って前記第1しきい値電圧及び前記第2しきい値電圧を制御する第3制御回路と、
を有することを特徴とする請求項4に記載の受信回路。 - 送信AC結合素子と、
前記送信AC結合素子を介して送信信号を送信する送信回路と、
前記送信AC結合素子にAC結合される受信AC結合素子と、
前記受信AC結合素子を介して受信信号を受信する受信回路と、を備え、
前記送信回路は、前記送信信号の振幅と、前記送信信号の信号レベルの遷移時間との少なくとも何れかを変化させ、
前記受信回路は、
前記受信信号を増幅して増幅信号を出力する増幅器と、
入出力特性にヒステリシスを有し、前記増幅信号に応じて出力信号を出力するヒステリシス回路と、
前記増幅信号の振幅が基準振幅に近づくように前記送信信号の振幅と前記遷移時間との少なくとも何れかを制御する第1制御回路と、
を有することを特徴とする通信システム。 - 前記送信回路は、前記送信信号の振幅と前記遷移時間との少なくとも何れかを制御するための制御期間の間、クロックパターンを有する前記送信信号を送信し、
前記ヒステリシス回路は、入出力特性が前記ヒステリシスを有する第1状態と、入出力特性が前記ヒステリシスを有さず前記増幅信号の振幅に応じた振幅を有する出力信号を出力する第2状態と、を切り替え可能であり、
前記第1制御回路は、
前記制御期間の間、前記ヒステリシス回路を前記第2状態に切り替える第2制御回路と、
前記出力信号に同期した内部クロック信号を生成し、前記内部クロック信号を遅延させてサンプリングクロック信号を生成するクロック・データ・リカバリ回路と、
前記サンプリングクロック信号に同期して前記出力信号をサンプリングし、サンプリングされた値と、前記基準振幅に応じた基準電圧とを比較し、比較結果を出力するサンプラーと、
前記比較結果に従って前記送信信号の振幅と前記遷移時間との少なくとも何れかを制御する第3制御回路と、
を有することを特徴とする請求項6に記載の通信システム。
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