JP2914250B2

JP2914250B2 - Ａｓｋ変調信号復調装置

Info

Publication number: JP2914250B2
Application number: JP27227295A
Authority: JP
Inventors: 耕太郎佐藤
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1995-10-20
Filing date: 1995-10-20
Publication date: 1999-06-28
Anticipated expiration: 2015-10-20
Also published as: JPH09116576A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＡＳＫ変調信号復調
装置に係り、特に発振器の出力発振信号をディジタル情
報に応じてオン・オフするＡＳＫ（Ａｍｐｌｉｔｕｄｅ
ＳｈｉｆｔＫｅｙｉｎｇ）変調信号を復調するＡＳ
Ｋ変調信号復調装置に関する。

【０００２】

【従来の技術】従来より、ＡＳＫ変調方式は変復調装置
の簡易さから、多分野でのデータ通信の手段として用い
られている。例えば、特開平４ー２５５１３９号公報記
載のＡＳＫ変調信号復調装置は、工作機の工具や、工場
における部品、製品の管理又は物流システム等における
デ−タ通信装置に用いられている。この復調装置は、共
振回路で受信したＡＳＫ変調信号を、整流してツェナー
ダイオードで定電圧とし、この電圧を比較器の電源電圧
とすると共に抵抗分圧し、抵抗分圧した電圧を基準電圧
として信号の弁別を行っている。この復調装置によれ
ば、共振回路からの信号レベルが変動しても、ツェナー
ダイオードによって定電圧化しているため、安定してＡ
ＳＫ変調信号を復調している。

【０００３】また、特開平４ー３３０８３８号公報記載
のＡＳＫ変調信号復調装置は、発振器の出力信号をディ
ジタル情報に応じてオン／オフして一定期間Ｔ内に含ま
れる発振期間を２種類に切り替えるＡＳＫ変調信号復調
装置において、上記の一定期間Ｔ内に含まれる変調波の
キャリア数をカウントするカウンタの出力を比較判定回
路へ接続して構成される。

【０００４】この従来装置では、比較判定回路がカウン
タから得られる現カウント値が論理情報のいずれの２値
状態を表しているかの判断基準となる基準カウント値を
作成すると共に、基準カウント値を過去のカウント値に
応じて増減し、現カウント値と基準カウント値の大小関
係に基づいて、現カウント値がいずれの２値状態を表し
ているかを判断して出力することにより、キャリア周波
数の変動などにかかわらず、常時正確な理論判定を行っ
ている。

【０００５】

【発明が解決しようとする課題】しかしながら、上記の
２つの従来のＡＳＫ変調信号復調装置のうち前者の従来
装置は、主たる回路部がアナログ回路であるため、外形
形状が大きい電子部品が多く、また、部品点数も増加す
るため装置全体の小型化が困難である。さらに、使用時
の温度変動で特性変動が生じ易いという欠点がある。

【０００６】また、後者の従来装置は、一定期間Ｔ内に
周波数振幅が存在する期間とそうでない期間の両方が必
ず存在するＡＳＫ変調波を復調することを特徴としてい
るため、積分回路などのエンベロープ発生回路を必要と
し、その回路の出力を一定期間Ｔの始まりとして動作が
成り立つ構成である。したがって、この従来装置では、
回路がやや複雑化し、また信号対雑音（Ｓ／Ｎ）比が十
分に得られない。

【０００７】本発明は以上の点に鑑みなされたもので、
ディジタル回路で構成し得るＡＳＫ変調信号復調装置を
提供することを目的とする。

【０００８】また、本発明の他の目的は、高Ｓ／Ｎ比で
の復調処理ができるＡＳＫ変調信号復調装置を提供する
ことにある。

【０００９】

【課題を解決するための手段】本発明は上記の目的を達
成するために、信号周期内に振幅が存在するか否かによ
り２値を表現するＡＳＫ変調信号の立ち上がり及び立ち
下がりを検出するエッジ検出回路と、エッジ検出回路の
出力エッジ検出信号を所定期間遅延する遅延回路と、エ
ッジ検出回路の出力エッジ検出信号が第１の論理値で遅
延回路の出力遅延エッジ検出信号が第２の論理値のとき
にエッジ検出回路の出力エッジ検出信号をアップカウン
ト信号として出力し、エッジ検出回路の出力エッジ検出
信号が第２の論理値で遅延回路の出力遅延エッジ検出信
号が第１の論理値のときに遅延回路の出力遅延エッジ検
出信号をダウンカウント信号として出力し、エッジ検出
回路の出力エッジ検出信号と遅延回路の出力遅延エッジ
検出信号がそれぞれ同一論理値のときにはアップカウン
ト信号及びダウンカウント信号の出力を停止する調停回
路と、調停回路の出力アップカウント信号によりアップ
カウントし、ダウンカウント信号によりダウンカウント
してＡＳＫ変調信号の立ち上がり及び立ち下がりの一方
が所定時間内に何回出現したかを示す計数値を出力する
アップダウンカウンタと、アップダウンカウンタの出力
計数値と閾値とを大小比較し、その大小比較結果に応じ
て２値の復調データを出力する比較手段とを有し、エッ
ジ検出回路、遅延回路、調停回路、アップダウンカウン
タ及び比較手段をそれぞれディジタル回路で構成したも
のである。

【００１０】

【００１１】

【００１２】これにより、ＡＳＫ変調信号の立ち上が
り及び立ち下がりの一方が所定時間内に何回出現したか
を示す計数値をアップダウンカウンタより出力すること
ができると共に、大部分の回路をディジタル回路で構成
することができる。

【００１３】更に、本発明はアップダウンカウンタの計
数値がＡＳＫ変調信号の論理値を判定するのに要する時
間内のパルス数の上限値を示すとき上限検知信号を出力
し、アップダウンカウンタの計数値が下限値を示すとき
下限検知信号を出力する上下限検知回路を更に有し、調
停回路は、エッジ検出回路から出力される第１のエッジ
検出信号が第１の論理値で遅延回路から出力される第２
のエッジ検出信号が第２の論理値のときで、かつ、上限
検知信号が入力されていないときに第１のエッジ検出信
号をアップカウント信号として出力し、第１のエッジ検
出信号が第２の論理値で第２のエッジ検出信号が第１の
論理値のときで、かつ、下限検知信号が入力されていな
いときに第２のエッジ検出信号をダウンカウント信号と
して出力するように構成することが、アップダウンカウ
ンタの誤動作を防止することができる点で、望ましい。

【００１４】

【００１５】

【発明の実施の形態】次に、本発明のＡＳＫ変調信号復
調装置の実施形態を図面を参照して詳細に説明する。図
１は本発明になるＡＳＫ変調信号復調装置の一実施形態
の回路系統図を示す。この実施の形態はＡＳＫ変調信号
復調装置をデータの送受信を行う受信機ＲＸに適用した
もので、例えば４．９１５２ＭＨｚのシステムクロック
信号で動作し、送信機ＴＸから送信されたＡＳＫ変調信
号を受信復調する。

【００１６】送信機ＴＸは、例えば受信機ＲＸを制御す
るために信号周波数１２２．８８ｋＨｚ、搬送周波数
１．２２８８ＭＨｚでＡＳＫ変調した図２に示すＡＳＫ
変調信号を送信するための送信コイルＬ１を有してい
る。このＡＳＫ変調波は従来装置のそれと異なり、信号
周期（＝１／１２２．８８ｋＨｚ）内に振幅（周波数振
幅）がある場合は”１”、無い場合は”０”を示してい
る。従って、この周期が前記従来装置の周期Ｔと同じ
で、振幅周波数（搬送周波数）が同一の場合、この実施
の形態の方がＳ／Ｎ比が高い。

【００１７】受信機ＲＸは、ＡＳＫ変調信号復調部１と
スタートビット検出タイミング生成回路２、直並列（Ｓ
／Ｐ）変換回路３、エラーチェック回路４及び２入力Ｎ
ＡＮＤ回路５より構成されている。ＡＳＫ変調信号復調
部１は、受信コイルＬ２を介して受信したＡＳＫ変調信
号を、ダイオード６、抵抗７及び定電圧ダイオード８に
より半端整流し、この半波整流された両端電圧（ＡＳＫ
変調信号）Ｓ１６を復調して復調データＳ１０１を出力
する。

【００１８】スタートビット検出タイミング生成回路２
は、ＡＳＫ変調信号復調部１の出力復調データＳ１０１
からスタートビットを検出したタイミング信号Ｓ１０２
を出力する。Ｓ／Ｐ変換回路３は、スタートビット検出
タイミング生成回路２の出力によって変換開始時点を検
出した変換データＳ１０３を出力する。エラーチェック
回路４は、Ｓ／Ｐ回路３が出力する変換データＳ１０３
からデータ誤りを検知し、誤りと判断された場合に論理
値「０」、正常と判断された場合に論理値「１」となる
検知結果Ｓ１０４を出力する。

【００１９】さらに、２入力ＮＡＮＤ回路５はスタート
ビット検出タイミング生成回路２から出力されるタイミ
ング信号Ｓ１０２とエラーチェック回路４が出力する検
知結果Ｓ１０４の否定論理積を求め、図示しないＤ／Ａ
コンバータへＤ／ＡコンバータＣＥ（チップイネーブ
ル）信号Ｓ１０５を出力する。

【００２０】ＡＳＫ変調信号復調部１は、半波整流され
た受信ＡＳＫ変調信号をエッジ検出信号Ｓ１７に変換し
て出力するエッジ検出回路９と、エッジ検出信号Ｓ１７
を所定時間遅延して遅延エッジ検出信号Ｓ１８を出力す
る遅延回路１０と、エッジ検出信号Ｓ１７をカウントア
ップしたカウントアップ信号Ｓ１９を出力し、かつ、遅
延エッジ検出信号Ｓ１８をカウントダウンしたカウント
ダウン信号Ｓ２０を出力する調停回路１１を有してい
る。調停回路１１はエッジ検出信号Ｓ１７と遅延エッジ
検出信号Ｓ１８が両方同時に論理値「１」の場合だけ調
停を行い、この期間だけカウントアップ信号Ｓ１９とカ
ウントダウン信号Ｓ２０が論理値「０」とされて出力す
る。

【００２１】さらに、カウントアップ信号Ｓ１９でカウ
ントアップし、かつ、カウントダウン信号Ｓ２０でカウ
ントダウンを行って、常にある一定時間内のエッジ検出
信号Ｓ１７が何回出現したかを示すカウント値Ｓ２３を
出力するカウント回路１２と、上下限検出回路１３、比
較回路１４、ＪＫ型フリップフロップ（Ｆ／Ｆ）回路１
５及び閾値出力回路１６がＡＳＫ変調信号復調部１内に
設けられている。

【００２２】上下限検出回路１３は、カウント回路１２
が出力するカウント値Ｓ２３から受信データ（ＡＳＫ変
調信号）の論理値を比較回路１４で判定するのに要する
時間内のパルス数の上限値に達した場合の上限検知信号
Ｓ２１及び下限に達した場合の下限検知信号Ｓ２２を調
停回路１１に出力し、カウント回路１２での誤動作を阻
止する。比較回路１４は、カウント回路１２からのカウ
ント値Ｓ２３と閾値Ｓ２７とを比較する。

【００２３】ＪＫ型フリップフロップ（Ｆ／Ｆ）回路１
５は、カウント値Ｓ２３が閾値Ｓ２７より大きいときの
比較結果で論理値「１」に設定され、また、カウント値
Ｓ２３が閾値Ｓ２７より小さいときの比較結果で論理値
「０」に設定される復調データＳ１０１を出力する。閾
値出力回路１６は、ノイズなどによってカウント値Ｓ２
３が閾値Ｓ２７と近い値で増減し、復調データが発振し
ないように、復調データＳ１０１の値によって変更して
出力する。

【００２４】図３はエッジ検出回路９の一例の回路図で
ある。図３において、このエッジ検出回路９は、シュミ
ットトリガインバータ９１と、Ｄ型Ｆ／Ｆ回路９２，９
３と、排他的論理和（ＥＸ−ＯＲ）回路９４とで構成さ
れている。

【００２５】図４は遅延回路１０の一例の回路図であ
る。図４において、この遅延回路１０は、例えば、２０
ビットのシフトレジスタ１０１で構成されている。

【００２６】図５は調停回路１１の一例の回路図を示
す。図５において、この調停回路１１は、２入力ＥＸ−
ＯＲ回路１１１と、３入力ＡＮＤ回路１１２，１１３と
で構成されている。ＥＸ−ＯＲ回路１１１には信号Ｓ１
７及びＳ１８が入力され、ＡＮＤ回路１１２には信号Ｓ
１７及びＳ２１とＥＸ−ＯＲ回路１１１の出力信号が入
力され、ＡＮＤ回路１１３には信号Ｓ１８及びＳ２２と
ＥＸ−ＯＲ回路１１１の出力信号が入力される。

【００２７】図６はカウント回路１２の一例の回路図を
示す。図６に示すように、カウント回路１２は、例えば
４ビットのアップダウンカウンタ１２１で構成されてお
り、加算計数制御端子ＵＰに信号Ｓ１９が入力され、減
算計数制御端子ＤＮに信号Ｓ２０が入力され、４ビット
の出力端子Ｑ０〜Ｑ３から４ビットの計数値（出力信
号）を出力する。

【００２８】次に、この実施の形態の動作について説明
する。

【００２９】送信機ＴＸから送信された信号周波数１２
２．８８ｋＨｚ、搬送周波数１．２２８８ＭＨｚの図２
に示したような波形のＡＳＫ変調信号は、受信コイルＬ
２で受信され、その受信コイルＬ２に発生する電流をダ
イオード６で半波整流され、抵抗７の両端に信号電圧Ｓ
１６を発生させる。この信号電圧Ｓ１６は定電圧ダイオ
ード８で安定化（保護用）されてエッジ検出回路９に入
力され、ここでエッジ検出信号Ｓ１７に変換された後、
遅延回路１０及び調停回路１１にそれぞれ入力される。

【００３０】図３に示すエッジ検出回路９は、信号電圧
（ＡＳＫ変調信号）Ｓ１６をシュミットトリガインバー
タ９１を通じて、その波形の立ち上がりを急峻にされて
Ｄ型Ｆ／Ｆ回路９２のデータ（Ｄ）端子に入力され、こ
こで例えば４．９１５２ＭＨｚのシステムクロック信号
ＣＫでサンプリングされ、出力（Ｑ）端子から信号Ｓ１
６１として出力される。

【００３１】Ｄ型Ｆ／Ｆ回路９３はＤ端子に信号Ｓ１６
１が入力され、クロック端子に上記のシステムクロック
信号が入力されることにより、信号Ｓ１６１を上記シス
テムクロック信号の１周期分遅延してＱ出力端子より出
力する。ＥＸ−ＯＲ回路９４はこれらの信号Ｓ１６１及
びＳ１６２の排他論理和をとって、それらの論理値が不
一致のときに、論理「１」、また一致のときに、論理
「０」のエッジ検出信号Ｓ１７を遅延回路１０及び調停
回路１１へ出力する。

【００３２】遅延回路１０は、図４に示したシフトレジ
スタ１０１により、入力エッジ検出信号Ｓ１７を前記シ
ステムクロック信号の２０周期の期間（すなわち、前記
エッジ検出信号Ｓ１７の立ち上がり検出パルスと立ち下
がり検出パルスの最短時間間隔の半分の時間に相当）遅
延して遅延エッジ検出信号Ｓ１８を調停回路１１に出力
する。

【００３３】また、調停回路１１は、図５に示したよう
に、ＥＸ−ＯＲ回路１１１，３入力ＡＮＤ回路１１２，
１１３のタイミング処理によって、後述するカウント回
路１２のカウント値が上限及び下限を越えないように、
カウントアップ信号Ｓ１９及びカウントダウン信号Ｓ２
０を抑制することと、カウント回路１２にカウントアッ
プ信号Ｓ１９及びカウントダウン信号Ｓ２０が同時に出
力されて、カウント回路１２が誤動作しないように信号
を調停する。

【００３４】すなわち、調停回路１１は、エッジ検出信
号Ｓ１７と遅延エッジ検出信号Ｓ１８が共に論理値
「１」の場合に調停を行い、この期間だけカウントアッ
プ信号Ｓ１９とカウントダウン信号Ｓ２０が論理値
「０」とする。一方、エッジ検出信号Ｓ１７が論理
「１」で遅延エッジ検出信号Ｓ１８が論理値「０」のと
きは、調停回路１１は後述する上下限検知回路１３から
の上限検知信号Ｓ２１が上限を示していないときに限
り、前記エッジ検出信号Ｓ１７をカウントアップ信号Ｓ
１９として出力し、エッジ検出信号Ｓ１７が論理「０」
で遅延エッジ検出信号Ｓ１８が論理値「１」のときは、
上下限検知回路１３からの下限検知信号Ｓ２１が下限を
示していないときに限り、前記遅延エッジ検出信号Ｓ１
８をカウントダウン信号Ｓ２０として出力する。

【００３５】カウント回路１２は、図６に示したカウン
タ１２１がカウントアップ信号Ｓ１９でカウントアップ
し、カウントダウン信号Ｓ２０に基づいてカウントダウ
ンを行う。この結果、カウント回路１２によって、常に
ある一定時間内のエッジ検出信号Ｓ１７がカウントさ
れ、このカウント値Ｓ２３が図１の比較回路１４及び上
下限検出回路１３に入力される。

【００３６】上下限検出回路１３は、カウント値Ｓ２３
が受信データ（ＡＳＫ変調信号）の論理値を判定するの
に要する時間内のパルス数の上限値（この実施の形態で
は「１０」）に達した場合に、上限検知信号Ｓ２１を調
停回路１１に出力する。また、カウント値Ｓ２３が、こ
の実施形態では「０」の下限に達した場合に、下限検知
信号Ｓ２２を調停回路１１に出力する。すなわち、上限
検知信号Ｓ２１及び下限検知信号Ｓ２２によって、カウ
ント回路１２での誤動作を阻止するようにしている。

【００３７】次に、比較回路１４はカウント値Ｓ２３と
閾値出力回路１６が出力する閾値Ｓ２７とを比較し、カ
ウント値Ｓ２３が閾値Ｓ２７より大きい場合にＪＫ型Ｆ
／Ｆ回路１５に論理値「１」の復調信号Ｓ２４を出力
し、カウント値Ｓ２３が閾値Ｓ２７より小さい場合にＪ
Ｋ型Ｆ／Ｆ回路１５に論理値「０」の復調信号Ｓ２５を
出力する。ＪＫ型Ｆ／Ｆ回路１５は復調信号Ｓ２４及び
Ｓ２５に基づいて、論理値「１」又は論理値「０」を出
力する。このＪＫ型Ｆ／Ｆ回路１５の出力信号がＡＳＫ
変調信号の復調データＳ１０１である。

【００３８】閾値出力回路１６が出力する閾値Ｓ２７
は、ノイズなどによってカウント値Ｓ２３が閾値Ｓ２７
と近い値で増減し、復調データが発振しないように、復
調データＳ１０１の値によって変更される。閾値出力回
路１６は、例えば、復調データＳ１０１が論理値「１」
の場合に「２」の値の閾値Ｓ２７を出力し、また復調デ
ータＳ１０１が論理値「０」の場合に「８」の値の閾値
Ｓ２７を出力する。

【００３９】また、復調データＳ１０１はスタートビッ
ト検出タイミング生成回路２と、Ｓ／Ｐ変換回路３に入
力される。スタートビット検出タイミング生成回路２
が、復調データＳ１０１からスタートビットを検出した
タイミングでＳ／Ｐ変換回路３にＳ／Ｐ変換開始信号Ｓ
１０９が入力され、これによりＳ／Ｐ変換回路３がＳ／
Ｐ変換動作を開始し、変換データＳ１０３を出力する。

【００４０】この変換データＳ１０３がエラーチェック
回路４でのデータ誤り検知によって、誤りと判断された
場合に論理値「０」、正常と判断された場合に論理値
「１」となる検知結果Ｓ１０４を出力する。Ｓ／Ｐ変換
回路３が出力する変換データＳ１０３には、チャネル
（Ｃｈ）スイッチ信号Ｓ１０６と、Ｄ／Ａコンバータデ
ータＳ１０７が含まれている。

【００４１】また、スタートビット検出タイミング生成
回路２はＳ／Ｐ変換動作の終了タイミングでＳ／Ｐ変換
開始信号Ｓ１０９の送出を停止し、タイミング信号Ｓ１
０２を出力する。２入力ＮＡＮＤ回路５は、スタートビ
ット検出タイミング生成回路２から出力されるタイミン
グ信号Ｓ１０２と検知結果Ｓ１０４の否定論理積を求め
る。すなわち、エラーチェック回路４での誤りが検知さ
れなかった際に２入力ＮＡＮＤ回路５からＤ／Ａコンバ
ータＣＥ（チップイネーブル）信号Ｓ１０５を出力す
る。

【００４２】受信機ＲＸは、これらのＤ／Ａコンバータ
ＣＥ信号Ｓ１０５と、Ｃｈスイッチ信号Ｓ１０６と、Ｄ
／ＡコンバータデータＳ１０７によって、各Ｃｈに電圧
出力を時分割で出力するようになっている。すなわち、
上記のＣｈスイッチ信号Ｓ１０６と、それに続くＤ／Ａ
コンバータデータＳ１０７により一組の情報を構成して
おり、受信機ＲＸには複数（例えば１６個）の出力端子
があり、各チャネルに信号を出力するために、複数チャ
ネル分のデータ（複数組のデータＳ１０６及びＳ１０
７）をそれぞれ時分割に出力する。

【００４３】このように、この実施の形態ではＡＳＫ
変調信号をダイオード６で半波整流した信号の立ち上が
り及び立ち下がりを検出すると共に、一定時間内で計数
して復調データを送出している。この場合、ダイオード
６、抵抗７及び定電圧ダイオード８以外のエッジ検出回
路９から２入力ＮＡＮＤ回路５までの殆どの回路部がデ
ィジタル回路で構成されているので、これらを大規模集
積回路（ＬＳＩ）で構成でき、これにより装置全体の小
型化を実現でき、また、温度の変動による特性変化を避
けることができる。さらに、１周期内の周波数振幅があ
るか、ないかでＡＳＫ変調信号を復調しているため、２
値データの違いがデータ処理中に判明し易く、高Ｓ／Ｎ
比によるデータ誤りが生じない確実な復調処理が行われ
る。

【００４４】なお、本発明は上記の実施の形態に限定さ
れるものではなく、例えば半波整流回路をエッジ検出回
路の入力側に設けたが、半波整流回路の代わりにコンパ
レータを設けてもよい。

【００４５】

【発明の効果】以上説明したように、本発明によれば、
大部分をディジタル回路で構成することかできるため、
ＬＳＩ化により部品点数が低減して装置全体を従来のア
ナログ処理の装置に比し小型化ができ、かつ、温度変動
による特性変化を抑圧することができる。

【００４６】また、本発明によれば、１周期内に周波数
振幅があるか、ないかのＡＳＫ変調信号を復調できるた
め、２値データの違いがデータ処理中に確実に判明して
高Ｓ／Ｎ比によるデータ誤りが生じない正確な復調処理
ができる。

【図面の簡単な説明】

【図１】本発明のＡＳＫ変調信号復調装置の一実施の形
態の回路系統図である。

【図２】図１の装置で復調するＡＳＫ変調信号波形の一
例を示す図である。

【図３】図１中のエッジ検出回路の一例の回路図であ
る。

【図４】図１中の遅延回路の一例の回路図である。

【図５】図１中の調停回路の一例の回路図である。

【図６】図１中のカウント回路の一例の回路図である。

【符号の説明】

１ＡＳＫ変調信号復調部２スタートビット検出タイミング生成回路３直並列（Ｓ／Ｐ）回路４エラーチェック回路６整流用ダイオード７抵抗８定電圧ダイオード９エッジ検出回路１０遅延回路１１調停回路１２カウント回路１３上下限検出回路１４比較回路１５ＪＫ型Ｆ／Ｆ回路１６閾値出力回路ＲＸ受信機ＴＸ送信機

Claims

(57)【特許請求の範囲】

【請求項１】信号周期内に振幅が存在するか否かによ
り２値を表現するＡＳＫ変調信号の立ち上がり及び立ち
下がりを検出するエッジ検出回路と、前記エッジ検出回路の出力エッジ検出信号を所定期間遅
延する遅延回路と、前記エッジ検出回路の出力エッジ検出信号が第１の論理
値で該遅延回路の出力遅延エッジ検出信号が第２の論理
値のときに該エッジ検出回路の出力エッジ検出信号をア
ップカウント信号として出力し、該エッジ検出回路の出
力エッジ検出信号が第２の論理値で該遅延回路の出力遅
延エッジ検出信号が第１の論理値のときに該遅延回路の
出力遅延エッジ検出信号をダウンカウント信号として出
力し、該エッジ検出回路の出力エッジ検出信号と該遅延
回路の出力遅延エッジ検出信号がそれぞれ同一論理値の
ときには前記アップカウント信号及びダウンカウント信
号の出力を停止する調停回路と、前記調停回路の出力アップカウント信号によりアップカ
ウントし、前記ダウンカウント信号によりダウンカウン
トして前記ＡＳＫ変調信号の立ち上がり及び立ち下がり
の一方が所定時間内に何回出現したかを示す計数値を出
力するアップダウンカウンタと、前記アップダウンカウンタの出力計数値と閾値とを大小
比較し、その大小比較結果に応じて２値の復調データを
出力する比較手段とを有し、前記エッジ検出回路、遅延
回路、調停回路、アップダウンカウンタ及び比較手段を
それぞれディジタル回路で構成したことを特徴とするＡ
ＳＫ変調信号復調装置。
【請求項２】前記アップダウンカウンタの計数値が前
記ＡＳＫ変調信号の論理値を判定するのに要する時間内
のパルス数の上限値を示すとき上限検知信号を出力し、
該アップダウンカウンタの計数値が下限値を示すとき下
限検知信号を出力する上下限検知回路を更に有し、前記調停回路は、前記エッジ検出回路の出力エッジ検出
信号が第１の論理値で該遅延回路の出力遅延エッジ検出
信号が第２の論理値のときで、かつ、前記上限検知信号
が入力されていないときに該エッジ検出回路の出力エッ
ジ検出信号をアップカウント信号として出力し、該エッ
ジ検出回路の出力エッジ検出信号が第２の論理値で該遅
延回路の出力遅延エッジ検出信号が第１の論理値のとき
で、かつ、前記下限検知信号が入力されていないときに
該遅延回路の出力遅延エッジ検出信号をダウンカウント
信号として出力することを特徴とする請求項１記載のＡ
ＳＫ変調信号復調装置。
【請求項３】前記エッジ検出回路の入力側に、前記Ａ
ＳＫ変調信号を半波整流する半波整流回路を設けたこと
を特徴とする請求項１記載のＡＳＫ変調信号復調装置。